已有 440 次阅读| 2021-9-24 14:18 |个人分类:systemverilog verification|系统分类:芯片设计| 芯片验证
最近在用SV 验证一个小模块,加深了对SV的理解。分享一个简单的SV例子,主要理解下SV搭建验证环境的结构。有UVM的雏形,加深下从SV到UVM的过度体验
SystemVerilog TestBench Example.docx
评论
查看 »
小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网 ( 京ICP备:10050787号 京公网安备:11010502037710 )
GMT+8, 2024-5-21 18:35 , Processed in 0.011021 second(s), 9 queries , Gzip On, Redis On.