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EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

分享除法器原理分析: qinzongqing 2013-5-5 10:50; 被除数8位；除数6位；可以看出，商最多8位，余数最多6位；怎么来让FPGA做除法呢？有一种方法就是模拟手工计算。先分析一下代码的思路吧。 1. 第一步就假设商q（8位）是0，余数r（扩展到14位）是被除数，这是除数比被除数d大的情况的结果； 2. 第二步被除数左移7位，为什么这么做呢？写一个1110_1010 除以1的例子就清 ...; 3923 次阅读|0 个评论

分享快速乘法器: qinzongqing 2013-4-26 15:55; 用了1个时钟周期便得到了输出 module mul_pipeling( clk, x, a, y,rst ); input clk; input rst; input x, a; output y; reg y; reg sum0; reg sum1; ...; 619 次阅读|2 个评论

分享乘法器设计: qinzongqing 2013-4-25 21:13; 3位二进制乘3位二进制思路： 3位乘3位得6位；例如 110 * 011 = 010010 000_110 + 001_100 ----------------------- 010_010 读入数据 3次移位判断输出用了5个时钟周期得到一个结果 100M/5=20 ...; 665 次阅读|0 个评论

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