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分享 Calibre中Tips小集锦: alphavor_jay 2011-10-10 01:43; 1. Calibre中LVS时大小写不同的网络名被认为是一致而导致出错的问题：在runset里加上 LVS COMPARSE CASE NAMES LAYOUT CASE YES SOURCE CASE YES (这种问题常见于netlist是用v2lvs从verilog门级网表转过来的spice网表，原因是在ICC导出verilog门级网表的时候默认设置是 case insensitive 的) 2. ...; 个人分类: Calibre|2131 次阅读|2 个评论热度 1

分享 ICC小Tips集锦: alphavor_jay 2011-10-10 00:11; 1. CTS wire怎么单独设置层数： set_net_routing_constraints -min_layer -max_layer 2. 在 ICC 中，用 MCMM 进行时序分析，但是， ICC_ug 中说， ICC 在 MCMM 时不支持时序库中的 k-factor ...; 个人分类: IC Compiler|5061 次阅读|0 个评论热度 1

分享 Analog Verilog,Verilog-A Tutorial: alphavor_jay 2011-10-5 13:40; From the Cadence Verilog-A Language Reference Manual : "The Verilog-A language is a high-level language that uses modules to describe the structure and behavior. of analog systems and their components. With the analog statements of Verilog-A, you can describe a wide range of conserv ...; 个人分类: Verilog_A|23059 次阅读|1 个评论热度 1

分享 set_drive/set_drving_cell/ set_input_transition: alphavor_jay 2011-9-18 01:51; set_drive 用于约束不是被库中的单元驱动的输入。而set_driving_cell用于约束被库中的cell驱动的输入。 set_drive 1 set_driving_cell -lib_cell AND 约束输入驱动其实就是定义驱动输入的电阻，转移时间(transition time)，即边沿变化的延迟时间是驱动单元的电阻( drive )和被驱动单元的电容( load )的 ...; 个人分类: Design Compiler|4924 次阅读|0 个评论

分享 set_max_transition/ set_max_capacitance/ set_max_fanout: alphavor_jay 2011-9-18 01:33; set_max_transition，set_max_capacitance，set_max_fanout 这三个是用于DRC的，是由厂商提供的工艺参数，必须保证满足，否则无法流片。但是由于厂商库提供的这3个参数一般比较宽松，但是裕量太小，进行pr后就有可能报错通过适当的设置增大裕量，保证pr后也没问题。所以在我们做综合的时 ...; 个人分类: Design Compiler|6604 次阅读|1 个评论

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