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分享跨时钟域设计的一点总结: alphavor_jay 2012-7-14 11:31; 1. 亚稳态的概念说明是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传 ...; 个人分类: Verilog Coding|35272 次阅读|11 个评论热度 1

分享 create_clock和create_generated_clock的约束: alphavor_jay 2012-7-2 22:50; 1.create_generated_clock只继承master_clk的latency属性。不继承uncertainty、clock gating什么的。但是它们是属于同一时钟域的同步时钟。除了latency外，你可以认为他们是不同的时钟，没有任何关系。所以generated_clock需要设置latency、uncertainty、gating_check和transition。 2. ...; 个人分类: Design Compiler|12921 次阅读|0 个评论

分享基础知识积累: alphavor_jay 2012-6-27 00:41; 1. DCVSL: Differential Cascade Voltage Switch Logic 2. CPL: Complementary Pass Transistor Logic, 互补传输管逻辑 3.Boundary Scan: 一般是IO非常多而复杂的design，简单的design一般不做，主要是测试IO是否工作正常 4. 存储器类型名词解释： SRAM: Static RAM, 不需刷新，速度快，但 ...; 个人分类: 基础知识|16116 次阅读|13 个评论热度 11

分享 Good Verilog Coding: alphavor_jay 2012-6-23 01:08; 1. 50%占空比的三分频 module div3(clk, reset, clk_div3); input clk; input reset; output clk_div3; reg clk1; reg state; always@(posedge clk or negedge reset) begin if(!reset) state= 2’b00; else begin case(st ...; 个人分类: Verilog Coding|1908 次阅读|1 个评论

分享 OCV(On Chip Variation)和CPPR/CRPR的解释【转】: alphavor_jay 2012-6-22 15:26; OCV是on-chip variation. 是指在同一个芯片上, 由于制造工艺等原因造成的偏差. 具体表现在到两个ff的clk端的时钟路径. 本来时间应该是一样的. 但是因为制造工艺也就是OCV的原因, 造成工具无法计算的快慢偏差. 说到OCV就必须要提timing derate. 这个值就是告诉工具, OCV的影响有多大. 通常signoff的时候. derate会有5%到10% ...; 个人分类: 基础知识|21102 次阅读|8 个评论热度 2

分享天线效应的原理及消除【转帖】: alphavor_jay 2012-6-22 13:01; IC芯片中金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，当有游离的电荷时，这些“天线”便会将它们收集起来，天线越长，收集的电荷也就越多，当电荷足够多时，就会放电。 IC现代工艺中经常使用的一种方法是离子刻蚀（plasma etching），这种方 ...; 个人分类: 基础知识|10873 次阅读|0 个评论热度 4

分享 set_max_fanout和set_fanout_load的区别: alphavor_jay 2012-6-22 12:39; set_max_fanout ： Sets the max_fanout attribute to a specified value on specified input ports and/ordesigns. set_fanout_load ：Sets the fanout_load attribute to a specified value on specified output ports of the current design. 应该这样理解 set_max_fanout 设置在 input 上， ...; 个人分类: Design Compiler|6816 次阅读|0 个评论

分享 Modelsim产生PrimePower需要使用的VCD文件: alphavor_jay 2012-1-18 23:12; 波形文件的三个术语：VCD(Value Change Dump)文件，fsdb(Fast Signal DataBase)文件，WLF(Wave Log File)．对于WLF波形日志文件，只要我们使用过modelsim，应该都很熟。但我们在波形窗口观察波形时，仿真结束时都会生成一个*.wlf的文件(默认是vsim.wlf)。我们下次就可以通过通过modelsim直接打开这个保存下来的 ...; 个人分类: 功耗分析|4809 次阅读|0 个评论

分享海思半导体关于ICC做MCMM的一篇文章: alphavor_jay 2011-10-13 14:24; IC Complier 在低功耗高性能设计中的应用肖琼郭军李剑海思半导体有限公司摘要手持电子设备对功耗和性能的要求越来越高，低功耗、多种工作模式共存等特性构成了集成电路设计新的聚焦点。这些需求增加了芯片在物理实现阶段的收敛时间和设计难度，也给后端工程师和EDA工具提出了新的难题。本文将简单介绍一个 ...; 个人分类: IC Compiler|16496 次阅读|2 个评论

分享 ICC中进行P&R后导出网表并导入Cadence中进行仿真的流程: alphavor_jay 2011-10-10 22:37; 需要文件： 1. Foundry提供的standard cell的SPICE网表库，通常为cdl格式 2. PDK提供的仿真库(*.scs文件) 3. PDK提供的管子模型(含symbol/spectre/....) STEP1：在ICC中输出门级网表，记得write_verilog的时候加-pg选项，并且在write_verilog之前加hdl verilog -hierachy，使得生成的网表层次关系正确。 STEP2： ...; 个人分类: 仿真|9685 次阅读|3 个评论热度 2

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