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分享跨时钟域设计的一点总结: alphavor_jay 2012-7-14 11:31; 1. 亚稳态的概念说明是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传 ...; 个人分类: Verilog Coding|35272 次阅读|11 个评论热度 1

分享 Good Verilog Coding: alphavor_jay 2012-6-23 01:08; 1. 50%占空比的三分频 module div3(clk, reset, clk_div3); input clk; input reset; output clk_div3; reg clk1; reg state; always@(posedge clk or negedge reset) begin if(!reset) state= 2’b00; else begin case(st ...; 个人分类: Verilog Coding|1908 次阅读|1 个评论

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