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数字IC设计心得|

分享 verilog中generate语句的用方法: 2014-5-20 07:42; 在 Verilog-2001 中新增了语句 generate ，通过 generate 循环，可以产生一个对象（比如一个元件或者是一个模块）的多次例化，为可变尺度的设计提供了方便， generate 语句一般在循环和条件语句中使用，为此， Verilog-2001 增加了四个关键字 generate ， endgenerate, genvar, localparam ， genvar 是 ...; 个人分类: 数字IC设计心得|1271 次阅读|0 个评论

txd208

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