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分享 0in cdc随记: swary 2017-7-7 13:29; 在多时钟域设计时，coding 结束后，需要做CDC（Clock Domain Cross）检查。一般使用Mentor Graphics推出的Questa-cdc工具或者Spyglass cdc。目前使用的Questa-cdc，version10.0f linux of may 2013下面记录一些用法。【1】一个design被设置为blackbox后，还需要将该design 端口设置相应的同步的时钟。例如： ...; 个人分类: reference flow|6239 次阅读|0 个评论

分享【转载】Synopsys工具介绍: swary 2017-6-20 08:19; VCS VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特 ...; 个人分类: reference flow|2083 次阅读|0 个评论

分享【转载】SMIC-Synopsys Reference Flow 5.0: swary 2017-6-20 08:14; SMIC-Synopsys Reference Flow 5.0, a chip-level flat design flow from RTL to verified GDSII, once again delivers a low power design. Reference Flow 5.0 uses SMIC’s advanced 40-nanometer Low Leakage process (40LL) with the Synopsys Galaxy implementation platform, and all the scripts are compatible w ...; 个人分类: reference flow|2567 次阅读|0 个评论

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