DDR2/3地址换算

page size = 2^colbits*ORG/8

以1Gb容量为例，ba*ra*ca = 1Gb/ORG( ba: bank数， ra: 行数， ca: 列数，ORG：DQ位宽)

ba,ra,ca以及ORG不是随便任何值都可以，而是由section2.4 DDR addressing提供的address mapping决定

区别：

• DDR3都是8bank
• DDR2大于等于1Gb都是8bank，小于1Gb的都是4bank

DATA Rate/Frequency

首先perfetch比较和DDR内部电路实现有并，DDR2是4n-prefecth,DDR3是8n-prefetch,对于SDCTRL来说并不care

• DDR2：400,533,667,800,1066(1066单独出了一个spec作为补充)
• DDR3：800,1066,1333,1600,1866,2133

• DDR2：tCK(max)都是8ns;  而tCK(min) = 1/(DATA_RATE/2),如DDR2-800  tCK 合理范围是2.5ns-8ns
• DDR3：tCK(min)与DDR2一样，但tCK(max)是3.3ns

同时需要注意的是tCK和CL,CWL之间是有关系的，详见JESD79-3F section12.3 Table62-67, JESD79-2F section 6 Table41

Burst length

• DDR2：仅支持BL4或BL8,支持BL8的burst read/write interrupted
• DDR3：支持BL4,BL8以及on-the-fly BL4/BL8,不支持read/write interrupted or terminated（在READ/WRITE时，A12用以标记on-the-fly）

WL计算

• DDR2：WL=RL-1=AL+CL-1
• DDR3：WL=AL+CWL
  

Initial flow

ddr2和ddr3的initial flow很好几个地方不一样，详见spec。

write preamble

DDR2和DDR3 write preamble需求的时间不太一样

• DDR2：>=0.35tCK
• DDR3：>=0.9tCK

write recovery

• DDR2： RU{tWR(ns)/tCKmax(ns)}<=WR(cycle)<=RU{tWR(ns)/tCKmin(ns)}
• DDR3： WR(cycle) >= RU{tWR(ns)/tCKmax(ns)}
  

MRS

MRS的配置，以及decoding不太一样了，详见Spec

(MRS constraint会在下一个主题中列出)