设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

MJ8051| 日记| linux| tools| synthesis| soc leon2.1.30| vera| rtems| other| PERL| LEON2| MPEG, DVB, CMMB| ASTRO & SOC| openGL ES| systemc|

分享 Setup and Hold times: blue1025 2008-8-5 13:01; Many designers are familiar with setup and hold time definitions - however, few can identify correctly the launch and capture edges and the slack/violation between two flops during timing analysis. In this post, we will cover setup/hold times in a design with clear examples. Setup time ...; 个人分类: synthesis|12913 次阅读|0 个评论热度 1

分享 DC概论七之gated clock（2）: blue1025 2008-7-30 15:46; 转载 http://bb2hh.blogbus.com/logs/22321092.html 看一例： module gate(clk, gate, din, qout); input clk,gate; input din; output qout; reg qout; wire ...; 个人分类: synthesis|3472 次阅读|0 个评论

分享 DC概论七之gated clock（1）: blue1025 2008-7-30 15:42; 转载 http://bb2hh.blogbus.com/logs/22268175.html 上图是一个典型的门控时钟电路。但是这种门控时钟无法避免的要受到 gate 的影响，容易产生毛刺，除非你严格限制 gate 的输入。一般常用的门控时钟是下面这种形式为了得到稳定的 gclk 高电平，我们使用 ...; 个人分类: synthesis|4950 次阅读|0 个评论

分享 DC 概论六之multicycle_path: blue1025 2008-7-30 15:37; 转载 http://bb2hh.blogbus.com/logs/21188601.html 原来以为路径 path4 和 path1 ， path2 ， path3 上的建立时间和保持时间检查的分析方法一项。所以上篇的 timing report 仅仅分析了一下 path1 和 path2 。后来觉得有些疑问，然后分析了下 path4 （慢时钟采集快数据），发现 ...; 个人分类: synthesis|2907 次阅读|0 个评论

分享 DC 概论六之multicycle_path: blue1025 2008-7-30 15:31; 转载 http://bb2hh.blogbus.com/logs/21015786.html 在讲多周期路径之前，先看下单频率路径的建立关系和保持关系『Design Compiler calculates the default setup and hold relations and derives single-cycle timing, based on active edges.』 1.对于startpoint，active edge是寄存器的open edge。 2.对于endpoint ...; 个人分类: synthesis|3472 次阅读|0 个评论

分享 DC概论五之high fanout: blue1025 2008-7-30 15:26; 转载 http://bb2hh.blogbus.com/logs/20818986.html dc 在综合高扇出的网络的时候，约束优先级是： 1. 功能正确 2.DRC （ max_transition ,max_fanout ,max_capacitance ) 3.Setup time （ max_delay) 4.Hold time (min_delay) 5. Other... 为了符合 drc 要求， dc 通常花费很多 ...; 个人分类: synthesis|14556 次阅读|2 个评论热度 4

分享 DC概论四之setup time 与 hold time 之三: blue1025 2008-7-30 15:16; 转载 http://bb2hh.blogbus.com/logs/20757249.html 下面开始正式分析时间余量 slack 。其实有了上面的知识，只要稍微说明下大家都会很明白。在介绍 slack 之前，我们要先了解一下要求时间（ required time ）和达到时间（ arrive time ）的概念以及计算方法。如果没有 ...; 个人分类: synthesis|4084 次阅读|0 个评论

分享 DC概论三之setup time 与 hold time 之二: blue1025 2008-7-30 15:11; http://bb2hh.blogbus.com/logs/20756952.html 前面一篇讲了基本的建立时间和保持时间以及时序路径划分。在这篇开始之前，先介绍一下很经典而且会时常用到的用来讲解的一个电路图，如下。这篇文章的讲解也会给予这个电路图，讲解的时候我把电路图分割成需要的部分：）既然我们知道了建立时间和保 ...; 个人分类: synthesis|1346 次阅读|0 个评论

分享 DC概论二之fanout与skew: blue1025 2008-7-30 15:09; 转载http://bb2hh.blogbus.com/logs/20756952.html Dc 综合是基于路径，每个路径上都有 Cell 和 net ，所以基于路径的综合就是计算路径上的 delay 和 rc （ dc 是使用互连线模型进行估算）。在了解 delay 和 rc 的计算时，我们要先了解一下一个 cell 对于 drive （前级）和 d ...; 个人分类: synthesis|4165 次阅读|3 个评论热度 2

分享 DC 概论之一 setup time 与 hold time（1）: blue1025 2008-7-30 15:05; 转载http://bb2hh.blogbus.com/logs/20756952.html ic代码的综合过程可以说就是时序分析过程，dc会将设计打散成一个个路经，这些路经上有cell延迟和net延迟，然后dc会根据你加的约束，来映射库中符合这种延迟以及驱动的器件。从而达到综合的目的。dc的所有时序约束基础差不多就是setup time 和 hold time。可以用下面 ...; 个人分类: synthesis|7560 次阅读|0 个评论热度 1

关闭

站长推荐 /1

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-4-28 22:01 , Processed in 0.012482 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

返回顶部