日志
- 分享 verilogHDL设计经验
- 天气 : 晴朗 心情 : 高兴 Verilog 编码原则 规则 #1: 建立时序逻辑模型时，采用非阻塞赋值语句。 规则 #2: 建立latch模型时，采用非阻塞赋值语句。 规则 #3: 在always块中建立组合逻辑模型时，采用阻塞赋值语句。 规则 #4: 在一个always块中同时有组合和时序逻辑时时，采用非阻塞赋值语句。 规则 #5: 不要在一个 ...
- 分享 关于fifo写信标“满”的问题
- 天气 : 晴朗 心情 : 高兴 “当写指针的值等于 array_size-1，这就意味着在存储器中，要写入数据的最后一个位置就是下一个位置。在这种情况下，写操作将写指针变为 0，并将输出‘ 满 ’标志。” 请问，当写指针指向' array_size-1 '的时候，是否 继续把存储器最后一个位置“array_size-1”写入完成后，再输出‘ 满 ’ ...
- 分享 一个可以综合的Verilog 写的FIFO存储器（转载）
- 天气 : 冷 心情 : 高兴 Synthesizable FIFO Model This example describes a synthesizable implementation of a FIFO. The FIFO depth and FIFO width in bits can be modified by simply changing the value of two parameters, `FWIDTH and `FDEPTH . For this example, the FIFO depth is 4 and the FIFO wi ...
- 分享 几个有关FPGA的概念
- 天气 : 冷 心情 : 高兴 比较大的公司相对于重视基础问题。这里边又有几个问题特别的突出。他们是：同步时钟设计、亚稳态、异步FIFO。可以说，这些个问题要是弄清楚了，就至少满足了技术方面1/3的要求，另外的2/3是什么，我就说不清楚了。又有人发了竞争冒险毛刺的问题，不过，对于采用同 ...
- 分享 FIFO小结
- 天气 : 冷 心情 : 平静 1．什么是FIFO？ FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是 只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或 ...
- 分享 PCI数据传输卡的详细设计经历（基于PCI9054）之一
- 天气 : 晴朗 心情 : 高兴 PCI 数据传输卡的详细设计经历（基于 PCI9054 ）之一 &nb ...
- 分享 AD介绍
- 天气 : 晴朗 心情 : 高兴 数模转换就是将离散的数字量转换为连接变化的模拟量，实现该功能的电路或器件称为数模转换电路，通常称为D/A转换器或DAC(Digital Analog Converter)。 我们知道数分可为有权数和无权数，所谓有权数就是其每一位的数码有一个系数，如十进制数的45中的4表示为 ...
- 分享 无意中发现了自己的博客，有意思
- 天气 : 晴朗 心情 : 高兴 无意中在网上发现了自己的博客，原来是以前注册某个网站的时候已经申请了，没在意，哈哈！有个博客也不错，现在把他捡回来吧
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