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- 分享 ISE 约束文件完整讲解
- ISE 约束文件的基本操作 1．约束文件的概念 FPGA设计中的约束文件有3类：用户设计文件（.UCF文件）、网表约束文件（.NCF文件）以及物理约束文件（.PCF文件），可以完成时序约束、管脚约束以及区域约束。3类约束文件的关系为：用户在设计输入阶段编写UCF文件，然后UCF文件和设计综合后生成NCF文件，最后再经过实现后生 ...
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- ISE 约束文件的基本操作 1．约束文件的概念 FPGA设计中的约束文件有3类：用户设计文件（.UCF文件）、网表约束文件（.NCF文件）以及物理约束文件（.PCF文件），可以完成时序约束、管脚约束以及区域约束。3类约束文件的关系为：用户在设计输入阶段编写UCF文件，然后UCF文件和设计综合后生成NCF文件，最后再经过实现后生 ...
- 分享 DC 概论之一 setup time 与 hold time（1） - [IC]
- 版权声明 ：转载时请以超链接形式标明文章原始出处和作者信息及 本声明 http://bb2hh.blogbus.com/logs/20463915.html 注明：如需转载，请注明作者出处，谢谢～，Author：pythonlong 以下根据资料和个人体会整理，如果错误，疑问欢迎请指正，讨论！！ ic代码的综合过程可以说 ...
- 分享 基于FPGA的跨时钟域信号处理——专用握手信号(转)
- 基于 FPGA 的跨时钟域信号处理——专用握手信号 在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用， FPGA 往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率 ...
- 分享 锁存器、触发器、寄存器和缓冲器的区别（转）
- 一、锁存器 锁存器（ latch ） --- 对脉冲电平敏感，在时钟脉冲的电平作用下改变状态 锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。 锁存器不同于触发器，它不在锁存数据时，输出端的信号随输 ...
- 分享 引导语句“//……”在synopsys DC中的用途 （转）
- 引导语句“//……”在synopsys DC中的用途 以前一直没弄懂，以为就是个简单的注释完事，原来还可以用来引导综合过程： 设计者在写设计代码时，有时可能针对仿真写一些语句，这些语句可能是不为DC所接受，也不希望DC接受；设计者如果不对这些语句进行特殊说明，DC读入设计代码时就会产生语法错误。 另 ...
- 分享 Verilog延时:specify的用法(转)
- 检查时序的方式之一是时序仿真，在仿真过程中计算与该模块相关的延迟值；之二是静态时序验证。 （1）延迟类型 ·分布延迟：在每个独立的元件基础上定义一种建模方式是将延迟值赋给独立的门，另一种是在单独的assign语句中指定延迟值。 ·集总延迟：定义在每个独立模块基础上，表面看来像是模块输出门的当 ...
- 分享 set_drive set_drving_cell set_input_transition(转)
- set_drive set_drving_cell set_input_transition 2009-11-27 10:49 set_drive 用于约束不是被库中的单元驱动的输入。而set_driving_cell用于约束被库中的cell驱动的输入。 set_drive 1 --- set_driving_cell -lib_cell AND---- 约束输入驱动其实就是定义驱动输入的电阻，转移时间，即 ...
- 分享 提高NC-Verilog仿真效率的技巧(转)
- 本文回顾了一些NC-Verilog的命令行选项，并说明这些选项如何影响仿真效率。同时，我们也展示了一些技巧，以帮助用户的NC- Verilog在最大效率下仿真一个设计和测试平台。 文中的命令行选项语法采用单步启动的方式（ncverilog +options），这些选项也适合多步启动模式（ncvlog, ncelab, 或ncsim） ...
- 分享 从Technology Map Viewer分析Clock Setup Slack
- 从Technology Map Viewer分析Clock Setup Slack 从Technology Map Viewer分析Clock Setup Slack ...
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