日志

分享 一些综合指令（转载）

2010-11-29 16:55

black_box_pad_pin 声明用户定义的黑盒的管脚，作为外部环境可见的I/O pad，如果有不止一个端口，列在双引号内，以逗号分开。一般不需要这一属性，Synplify提供了预定义的I/Os。其语法如下 object /* synthesis syn_black_box black_box_pad_pin = "port_list" */ ; 例如： module BS(D,IN,PAD,Q) /*synthesis syn_black_ ...

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分享 PLL模块使用中的一些错误(转)

2010-11-21 15:44

PLL模块使用中的一些错误 2009-07-07 11:13 最近使用pll模块产生一些FPGA内部时钟，发现错误一大堆，费了好半天终于弄明白了。 1.综合时的错误 ERROR:Xst:2035 - Port clk has illegal connections. This port is connected to an input buffer and other components. Input Buffer: XILINX对上述错误的解决 ...

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分享 DCM使用详解

2010-11-19 23:18

本文翻译自Using Digital Clock Managers (DCMs) in Spartan-3 FPGAs DCM主要功能 1. 分频倍频：DCM可以将输入时钟进行multiply或者divide，从而得到新的输出时钟。 2. 去skew：DCM还可以消除clock的skew，所谓skew就是由于传输引起的同一时钟到达不同地点的延迟差。 3. 相移：DCM还可以实现对输入时钟的相移输 ...

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分享 DCM使用详解

2010-11-19 23:18

本文翻译自Using Digital Clock Managers (DCMs) in Spartan-3 FPGAs DCM主要功能 1. 分频倍频：DCM可以将输入时钟进行multiply或者divide，从而得到新的输出时钟。 2. 去skew：DCM还可以消除clock的skew，所谓skew就是由于传输引起的同一时钟到达不同地点的延迟差。 3. 相移：DCM还可以实现对输入时钟的相移输 ...

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分享 Xilinx ISE中的DCM的使用（转）

2010-11-19 23:06

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结 ...

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分享 Xilinx ISE中的DCM的使用（转）

2010-11-19 23:06

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结 ...

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分享 转一篇ISE学习的文章，看了很有收获。

2010-11-19 16:38

转一篇ISE学习的文章，看了很有收获。 在综合实现这一部分，ISE主要有5个步骤 synthesize,translate,map,placeroute,generate programming File synthesize: 工具可以用自带的XST（全称为xilinx sythesize technology),Synthesis完毕后，可以用任何 ...

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分享 编译Xilinx仿真库（转）

2010-11-18 15:34

首先介绍一下Xilinx几个主要的仿真库（路径：D:\Xilinx\11.1\ISE\verilog\src\） Unsim文件夹：Library of Unified component simulation models。仅用来做功能仿真，包括了Xilinx公司全部的标准元件。每个元件使用一个独立的文件，这样是为了方便一些特殊的编译向导指令，如`uselib等。 XilinxCoreLib: CO ...

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分享 使用ChipScope进行调试(转)

2010-11-18 15:32

Xilinx的ChipScope工具就相当于Altera的SignalTap II，能够捕捉FPGA内部的信号，方便了调试过程。下面就以一个简单的实例描述一下使用ChipScope的过程（ISE版本为11.1）。 Step1 ： 打开一个以后的ISE工程，进行管脚约束，并进行综合。 Step2 ：添加ChipScope Definition and Connection File 添加完成后， ...

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