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EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

经验集锦| 引用|

分享关于Designware的一些看法: acgoal 2011-3-17 22:39; 引言：今天在论坛上看到有人困惑于synopsys designware的综合。结合自己的理解，留下日志。在RTL设计中，经常要用到一些标准的cell（单元），有一些很简单，如普通的加法器，寄存器，常用的组合逻辑等等。这些一般的我们都直接用语言直接描述出来。但是对于一些复杂的逻辑功能，往往设计起来比较麻烦，或者自己设计出 ...; 个人分类: 经验集锦|17530 次阅读|3 个评论

分享 EETOP论坛发现和回复的问题集锦2011/03/10/02: acgoal 2011-3-10 21:35; 问题： FPGA板级调试，项目太大，求调试方案？？？？？如题，要在FPGA上调一个完整项目，可是整个系统太大，若分开模块调，各个模块的激励与输出很难施加，即必须整个系统互通才好测试，怎么办，求调试放案？？？？？？？？？？？我的解答：大型系统要非常注重前端验证工作，如果做好了，上FPGA ...; 个人分类: 经验集锦|1471 次阅读|3 个评论

分享 EETOP论坛发现和回复的问题集锦2011/03/10/01: acgoal 2011-3-10 21:22; 问题： xilinx的S6系列FPGA mac core的使用问题各位大侠，紧急求助。为什么xilinx的mac core没有sop和eop信号，只有一个rdy信号，难道xilinx的mac core有足够大的缓存，确保一帧数据接收完了才转发出来？紧急求救，求大侠指点迷津，谢谢！！！我的解答：我曾经用过Virtex 5内的mac core，它有data和val ...; 个人分类: 经验集锦|991 次阅读|0 个评论

分享 EETOP论坛发现和回复的问题集锦2011/03/09/01: acgoal 2011-3-9 20:00; 问题：注：这是一个altera IO绑定的问题，没玩过altera的 FPGA，不过希望和xilinx一样吧。 altera FPGA在锁定引脚的时候有特殊要求，比如说DDR2的时钟信号不能与DQ、DQS在同一个IO坐标，它这个坐标的说明文档哪里能找得到啊？我上官网找了半天，一无所获我的解答：你的问题有些不清楚，何谓同一个坐标，我 ...; 个人分类: 经验集锦|1153 次阅读|1 个评论

分享 EETOP论坛发现和回复的问题集锦2011/03/08/06: acgoal 2011-3-8 21:47; 问题：这个问题是关于学习的知识和找工作的，FPGA嵌入式方向。本人还有一年就要毕业，面临着找工作的难题，毕业后想做嵌入cpld、FPGA方面的开发，因为学校的条件问题，没有办法做一下项目什么的，所以希望大家给些建议：我该如何更好的利用在学校的时间准备，才能为毕业找到一份好的工作做充分的准 ...; 个人分类: 经验集锦|1158 次阅读|1 个评论

分享 EETOP论坛发现和回复的问题集锦2011/03/08/05: acgoal 2011-3-8 21:44; 问题： SDRAM时序问题，疑问1：写操作时，SDRAM控制器在时钟的上升沿拉高响应的命令引脚，这些命令是在同一个上升沿（有一定的走线时延）被SDRAM采样到，还是在下一个时钟周期（有一定的走线时延）的上升沿被SDRAM采样到呢？我个人是偏向于理解成下一个上升沿采样，因为如果同一个上升沿采样信号的建立时间不可能 ...; 个人分类: 经验集锦|1042 次阅读|0 个评论

分享 EETOP论坛发现和回复的问题集锦2011/03/08/04: acgoal 2011-3-8 21:40; 问题：一段很简单的两级flop代码，用quartus转的这是quartus转的verilog代码 // Copyright (C) 1991-2009 Altera Corporation // Your use of Altera Corporation's design tools, logic functions // and other software and tools, and its AMPP partner logic // functions, and any output files from any o ...; 个人分类: 经验集锦|1631 次阅读|0 个评论

分享 EETOP论坛发现和回复的问题集锦2011/03/08/03: acgoal 2011-3-8 21:34; 问题：我有两个62.5M的互为反向的时钟，用 verilog 怎么合成一个125M的时钟，没有 PLL 我的解答：想了一下，加几个buffer做delay，控制好这个delay的值，然后和原时钟做运算。没想出来其他办法，有高手可以share一下想法不？想了一下，加几个buffer做delay，控制好这个delay的值，然 ...; 个人分类: 经验集锦|698 次阅读|0 个评论

分享 EETOP论坛发现和回复的问题集锦2011/03/08/02: acgoal 2011-3-8 21:29; 问题：两块FPGA进行互相通信，在互相通信的管脚我都有做外部上拉处理。后来调试的过程中，发现其中一块FPGA在掉电的时候其IO管脚出现了中间电平（IO电压为3.3V，测量中间电平为900mv），这个状态会导致另外一块FPGA通信错误（两片通信管脚是通过电阻直连的，电平用LVTTL）我就觉得奇怪，为什么外部上拉 ...; 个人分类: 经验集锦|1443 次阅读|0 个评论

分享 EETOP论坛发现和回复的问题集锦2011/03/08/01: acgoal 2011-3-8 21:18; 从今天开始，我打算把每天上EETOP论坛上看到的各种问题，我参与的，会的或者不会的，问题列出来，相信会对自己有很大的参考作用。所有的这些问题都是论坛上各位朋友问的。注1：如果各位觉得我包含在自己日志里面对您不妥，或者设计隐私的话，请告知我，我删除。注2：问题的解答我只列举我自己的想法，不保证可以一 ...; 个人分类: 经验集锦|1547 次阅读|0 个评论

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