日志
- 分享 mmcm dynamic reconfiguration sim
- `timescale 1ns/1ps module tb_clk_drp; parameter CLK_CY_100M = 10; bit clk_100m; always #(CLK_CY_100M/2) clk_100m = ~clk_100m; //----------------------------------------------------------------------------// //------------------------------------------------------------------------ ...
- 分享 march c-
- //march c- test flow //↑W(0)↑R(0)W(1)↑R(1)W(0) //↓R(0)W(1)↓R(1)W(0)↓R(0) //↑: addr from 0 to max //↓: addr from max to 0 //W(0): write "0" //W(1): write "1" //R(0): read expect "0" //R(1): read expect "1" `timescale 1ns/1ns module march_c_test ( in ...
- 分享 microblaze通过串口读写FPGA内部axi4总线上的寄存器
- 对于一个几乎没有用过xilinx器件的，一个毕业后就没怎么写过C的人来说，做到能用就行了（反正也只是辅助调试，反正我以后还可以再优化（估计这辈子都不会再看这个代码）），其它的也不敢要求更多。 vivado的易用性实在是……，想死的心都有了 #include stdio.h #include "platform.h" #include "xil_printf.h" ...
- 分享 使用Vivado “Create and Package New IP”功能创建axi4_lite接口cpu_reg模块
- 新建 vivado 空工程，然后选择 Tools-Create and Package New IP 弹出如下对话框 点击 Next 选择 ”Create a new axi4 peripheral” ，点击 Next 填入你希望得到的模块的名称，点击 Next 在 ”Number of Registers” 中填入希望得到的寄存器的 ...
- 分享 转载：SMI（MDC/MDIO）总线接口介绍
- 原文链接：http://blog.csdn.net/jasonchen_gbd/article/details/51628992 1. MDIO接口 SMI：串行管理接口（Serial Management Interface），也被称作MII管理接口（MII Management Interface），包括MDC和MDIO两条信号线。MDIO是一个PHY的管理接口，用来读/写PHY的寄存器，以控制PHY的行为或获取PHY的状态，MDC为MD ...
- 分享 pcap.sv
- 把数据保存成pcap格式 //Based on the original work of Jose Fernando Zazo //https://github.com/jfzazo/pcapFromVerilog `timescale 1ns / 1ps module pcap_dumper #( parameter pcap_filename = "", parameter c_max_pkt_size = 2048, parameter c_ns_p ...
- 分享 udp->ip->mac packet using sv
- 文件: udp_sv_tb.zip
- 分享 i2c_intf
- //-----------------------------------------------------------------------------------------------// //PURPOSE : //process i2c interface to local ram interface //-----------------------------------------------------------------------------------------------// //Description: ////////////// ...
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