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日志

EDA工具| Verilog FPGA设计| PV| PR| timing| electric|

分享学verilog的可以好好看看！: hongzhiliao 2010-5-24 23:58; 规范很重要工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目做了一半一个人走了，接班 ...; 个人分类: Verilog FPGA设计|5185 次阅读|2 个评论

分享（转）FPGA笔试数电部分（二）: hongzhiliao 2010-5-19 23:19; 28 ：你知道那些常用逻辑电平 ?TTL 与 COMS 电平可以直接互连吗？常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（Gunning Transceiver Logic）、BTL（Backplane Transceiver Log ...; 个人分类: Verilog FPGA设计|7682 次阅读|0 个评论

分享（转）FPGA笔试数电部分（一）: hongzhiliao 2010-5-19 23:16; 1 ：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。答案应该与上面问题一致〔补充〕：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持 ...; 个人分类: Verilog FPGA设计|4348 次阅读|0 个评论

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