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日志

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分享菜鸟做设计必看！有关如何做设计的整体思路，以及能否综合的笔记: warshining 2011-10-15 16:31; 先记下来： 1 、不使用初始化语句； 2 、不使用延时语句； 3 、不使用循环次数不确定的语句，如： forever ， while 等； 4 、尽量采用同步方式设计电路； 5 、尽量采用行为语句完成设计； 6 、 always 过程块描述组合逻辑， ...; 个人分类: 数字前后端|2460 次阅读|1 个评论

分享模拟设计的100条圣经(汉化版)(转): warshining 2011-10-15 16:29; 1.Capacitorsandresistorshaveparasiticinductance,about0.4nHforsurfacemountand4nHforaleadedcomponent. 1. 电阻跟电容都有寄生电感，贴片封装的大概 0.4nH ，插件的大概 4nH. 2 ...; 个人分类: 数字前后端|9059 次阅读|0 个评论热度 5

分享做ECO时可能用到的MUX的不同功能: warshining 2011-8-25 22:49; The figure below shows how to build NOT, OR and AND gates from a single MUX. Next in line we have to somehow build the flipflop in the circuit. We could build a latch from a single MUX quite easily if we feedback the output to one of the MUX inputs. The figure below will make everything c ...; 个人分类: 数字前后端|2198 次阅读|0 个评论

分享最基本的逻辑化简等式: warshining 2011-8-25 22:42; 公式 1 公式 1 公式 2 公式 3 公式 4 公式 5 ...; 个人分类: 数字前后端|892 次阅读|0 个评论

分享 (forward)绝对面积与相对面积：Design Compiler中的report_area: warshining 2011-8-25 22:21; 设计过程中，难免要用DC估计一下芯片的面积。DC中的命令report_area可以达到这个目的。不过这个命令读取的每个cell的area参数都是从logic library里读取的，一般格式为db。这个library一般由vender提供，每个vender的做法不同。比如T vender，它的library里的area参数的单位就是um^2，即绝对面 ...; 个人分类: 数字前后端|5243 次阅读|0 个评论

分享 DC简明教程（转）: warshining 2011-8-18 23:00; DC 简明教程 5 推荐 1.1 什么是 DC? DC(Design Compiler) 是 Synopsys 的 logical synthesis 优化工具，它根据 design description 和 constraints 自动综合出一个优化了的门级电路。它可以接受多种输入格式，如硬件描述语言、原理 ...; 个人分类: 数字前后端|4723 次阅读|5 个评论

分享后仿真=形式验证+ 静态时序分析？: warshining 2011-8-18 21:18; 后仿真能否被形式验证(Formal Verification)和静态时序分析（Static Timing Analysis）所取代验证的主要目的：就是检查时间模型是否满足时间要求，是否实现了时间所需的功能。对于集成电路来说，具体就是在时间需求规定的激励下，电路是否产生了符合功能要求的输出；以及在设计需求规定的条件下，电路 ...; 个人分类: 数字前后端|1568 次阅读|0 个评论

分享后仿真=形式验+ 静态时序分析？: warshining 2011-8-18 21:18; 后仿真能否被形式验证(Formal Verification)和静态时序分析（Static Timing Analysis）所取代验证的主要目的：就是检查时间模型是否满足时间要求，是否实现了时间所需的功能。对于集成电路来说，具体就是在时间需求规定的激励下，电路是否产生了符合功能要求的输出；以及在设计需求规定的条件下，电路 ...; 个人分类: 数字前后端|1968 次阅读|0 个评论

分享数字电路(fpga/asic)设计入门之静态时序分析（转）: warshining 2011-8-18 15:45; 静态时序分析简称STA（Static Timming Analysis），它提供了一种针对大规模门级电路进行时序验证的有效方法。它指需要更具电路网表的拓扑，就可以检查电路设计中所有路径的时序特性，测试电路的覆盖率理论上可以达到100％，从而保证时序验证的完备性；同时由于不需要测试向量，所以STA验证所需时间远小于 ...; 个人分类: 数字前后端|2710 次阅读|0 个评论

分享编程风格（Coding Style）要求: warshining 2011-8-13 16:43; （1）每个模块（module）一般应存在于单独的源文件中，通常源文件名与所包含模块名相同。（2）每个设计文件开头应包含如下注释内容： l 年份及公司名称。 l ...; 个人分类: 数字前后端|930 次阅读|0 个评论

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