日志

数字逻辑中的流水线

已有 670 次阅读| 2010-3-24 14:41

当组合逻辑路径上的延迟较长时,可用寄存器将其隔开,来提高操作频率.
reg_i-------------------comb_logic------------------>reg_o
reg_i---1/2comb_logic---reg_insert---1/2comb_logic-->reg_o
第一组数据从输入reg到输出reg的延迟为T,但其后的数据从输入reg到输出reg的延迟就都降为T/2了.
这是因为当第一组数据到达reg_o时,其后的一组数据就已经到达中间插入的reg了,只需要再经过T/2的
延迟就可到达reg_o.这就是2级流水线,同理,更多级数的流水线可大大降低延迟,提高操作频率,但第一
组数据的延迟仍为没有采用流水线时的延迟.