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分享 什么是內存泄漏!!
yuedx 2009-8-10 09:21
分配了内存而没有释放,逐渐耗尽内存资源,导致系统崩溃。 内存泄露是指程序中间动态分配了内存,但是在程序结束时没有释放这部分内存,从而造成那一部分内存不可用的情况,重起计算机可以解决,但是也有可能再次发生内存泄露,内存泄露和硬件没有关系,它是由软件设 ...
个人分类: C/C++程序设计|1446 次阅读|1 个评论
分享 MIPS,DMIPS,MFLOPS 你都了解吗?
yuedx 2009-6-16 15:30
MIPS应该说是我们最常见的衡量CPU速度的单位了,全称是Million Instructions Per Second,即每秒执行了多少百万条指令 DMIPS是我最近才去深入的一个单位,以前看到都不求甚解了,汗一下... D是Dhrystone的缩写,他表示了在Dhrystone这样一种测试方法下的MIPS,Dhrystone是一种整数运算测试程序。下面是在FOLDOC上的 ...
个人分类: 日常爱好|2057 次阅读|0 个评论
分享 RS-232接口定义及连线
yuedx 2009-6-16 14:42
RS-232接口又称之为RS-232口、串口、异步口或一个COM(通信)口。"RS-232"是其最明确的名称。 在计算机世界中,大量的接口是串口或异步口,但并不一定符合RS-232标准,但我们也通常认为它是RS-232口。 严格地讲RS-232接口是DTE(数据终端设备)和DCE(数据通信设备)之间的一个接口,DTE包括计算机、终端、串口打印机等设备。DCE ...
个人分类: FPGA设计|1279 次阅读|0 个评论
分享 两位大侠的博客~~
yuedx 2009-6-10 19:32
http://blog.ednchina.com/chactor/2008/year.aspx http://blog.ednchina.com/ilove314/23257/category.aspx http://group.ednchina.com/1602/ http://space.ednchina.com/userinfo.aspx?ID=42A9D4BF2D020E63 (艾米工作室) http://mall.ednchina.com/detail/310.aspx (淘宝网) ...
个人分类: FPGA设计|2092 次阅读|0 个评论
分享 基本运算与函数
yuedx 2009-6-5 19:09
http://cs.nju.edu.cn/yangxc/dcc2003.files/matlab1/index.htm (摘自这个教案,有很多实例可供参考) 1-1、基本运算与函数 在M ATLAB 下进行基本数学运算,只需将运算式直接打入提示号()之後,并按入Enter键即可。例如: (5*2+1.3-0.8)*10/25 ans = 4.2000 ...
个人分类: matlab基础知识|831 次阅读|0 个评论
分享 Verilog HDL 程序举例
yuedx 2009-6-5 18:09
http://www.fpga.com.cn/hdl/verilog_example.htm (一个很好的FPGA网站) 程序运行在不同软件平台可能要作一些修改,请注意阅读程序中的注释,如发现错误请来信指正或在BBS上提出。 基本组合逻辑功能: 双向管脚(clocked bidirectional pin) 多路选择器(MUX) 二进制到BCD码转 ...
个人分类: FPGA设计|1880 次阅读|0 个评论
分享 基本xy平面绘图命令
yuedx 2009-6-5 17:36
M ATLAB 不但擅长於矩阵相关的数值运算,也适合用在各种科学目视表示(Scientific visualization)。本节将介绍MATLAB基本xy平面及xyz空间的各项绘图命令,包含一维曲线及二维曲面的绘制、列印及存档。 plot是绘制一维曲线的基本函数,但在使用此函数之前,我们需先定义曲线上每一点的x及y座标。下例可画出一条 ...
个人分类: matlab基础知识|1581 次阅读|0 个评论
分享 基本XYZ立体绘图命令
yuedx 2009-6-5 17:17
在科学目视表示(Scientific visualization)中,三度空间的立体图是一个非常重要的技巧。本章将介绍MATLAB基本XYZ三度空间的各项绘图命令。 mesh和plot是三度空间立体绘图的基本命令,mesh可画出立体网状图,plot则可画出立体曲面图,两者产生的图形都会依高度而有不同颜色。下列命令可画出由函数 形成的立体网状 ...
个人分类: matlab基础知识|2041 次阅读|0 个评论
分享 基于TimeQuest的reg2reg之Th分析
yuedx 2009-6-4 11:12
http://blog.ednchina.com/ilove314/30775/category.aspx 本想测试一下 Optimize hold timing 相关选项对时序收敛的影响,无意中让我解决了一个之前没有太深入思考而又隐隐有些不解的困惑。 因为时序分析不仅仅是 Tsu 需 ...
个人分类: FPGA设计|1405 次阅读|0 个评论
分享 解读verilog代码的一点经验
yuedx 2009-6-3 21:48
http://blog.ednchina.com/ilove314/23257/category.aspx?page=5 学习 FPGA 其实也不算久,开始的时候参考别人的代码并不多,大多是自己写的,那时候做时序逻辑多一些。参加了中嵌的培训班,一个多月的时间在熟悉 ISE 软件的使用以及 verilog 语法方面下了苦功,也参考了不少书,算 ...
个人分类: FPGA设计|3837 次阅读|0 个评论
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