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- 分享 FPGA基础知识之HDL的四种建模方式
- 在FPGA设计中，有四种HDL的建模方式，主要有结构化描述方式、数据流描述方式、行为描述方式和混合设计描述： 结构化描述方式 ：结构化的建模方式就是通过对电路结构的描述来建模，即通过对器件的调用（HDL概念为例化），并使用线网来连接各器件的描述方式。这里的器件包括Verilog HDL的内置门器件如与门and，异或门xor等 ...
- 分享 FPGA基础之时序设计
- FPGA设计一个很重要的设计是时序设计，而时序设计的实质就是满足每一个触发器的建立(Setup)/保持(Hold)时间的要求。 建立时间(Setup Time)：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器； 保持时间(Hold Time)：是指在触发器的时钟信号上升沿 ...
- 分享 AlteraFPGA使用通用SPIFlash
- Altera器件有EPCS系列配置器件，其实，这些配置器件就是我们平时通用的SPIFlash，据AlteraFAE描述：“EPCS器件也是选用某家公司的SPIFlash，只是中间经过Altera公司的严格测试，所以稳定性及耐用性都超过通用的SPIFlash”。就本人看来，半导体的稳定性问题绝大部分都是由本身设计缺陷造成的，而成熟的制造工艺不会造成产品 ...
- 分享 同步时序约束之INPUT_DELAY
- 最近听 Altera 的 FAE 说：“以后 Altera 器件会慢慢转变为只支持 TimeQuest 时序分析工具”。虽然 TimeQuest 已经出来很久，但始终没有仔细研究过，不过现在有动力了。 时序约束主要是为了满足器件稳定工作在我们需要的工作频率，而是否满足工作频率又取决于 Setup Slack 是否大于零。在 FPGA 内 ...
- 分享 FPGA/CPLD重要设计思想及工程应用(时序及同步设计)
- 数字电路中,时钟是整个电路最重要、最特殊的信号。 第一, 系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错. 第二, 时钟信号通常是系统中频率最高的信号. 第三, 时钟信号通常是负载最重的信号, 所以要合理分配负载。出于这样的考虑在FPGA这 ...
- 分享 掌控全局时钟网络资源
- 全局时钟驱动整个 FPGA 的单元模块，但是相对 LC ， M9K ，全局时钟资源很少，所以需要合理的分配。 哪些信号会消耗全局时钟网络呢？外部输入或者内部产生时钟，时钟使能，异步清零信号以及其他高扇出信号。我以前一直认为全局时钟资源交给 QuartusII 自动分配就可以得到最优结果，其实不然。 如何 ...
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