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- 分享 高速环境下的状态机设计策略
- 通过减少寄存器间的逻辑延时来提高工作频率，或通过流水线设计来优化数据处理时的数据通路来满足高速环境下FPGA或CPLD中的状态机设计要求。本文给出了采用这些技术的高速环境状态机设计的规范及分析方法和优化方法，并给出了相应的示例。 为了使FPGA或CPLD中的状态机设 ...
- 分享 Verilog HDL代码描述对状态机综合的研究
- 1 引言 Verilog HDL作为当今国际主流的HDL语言,在芯片的前端设计中有着广泛的应用。它的语法丰富,成功地应用于设计的各个阶段：建模、仿真、验证和综合等。可综合是指综合工具能将Verilog HDL代码转换成标准的门级结构网表,因此代码的描述必须符合一定的规则。大部分数字系统都可以分为控制单元和数 ...
- 分享 Verilog语言综合问题研究
- 摘要：综合问题是FPGA设计过程中的关键环节，综合的结果就是系统设计的硬件结构，决定了系统的性能.文章通过RTI 电路模型来分析代码风格对综合结果的影响，介绍了著名的DC综合器的综合约束模型.为FPGA设计者提供最佳的综合设计策略. 随着计算机技术和微电子技术的发展，ASIC(Application Speci ...
- 分享 Verilog 16位超前进位加法器源码
- module cla16 (a,b,s); //top module 含有四个4 位超前进位加法器子模块 input a, b; output s; wire pp4,pp3,pp2,pp1; wire gg4,gg3,gg2,gg1; wire Cp; wire p,g; claslice i1 (p ,p ,p ,p ,g ,g ,g ,g ,1'b0,Cp ,Cp ,Cp ,pp1,gg1); claslice i2 (p ,p ,p ,p ,g ,g ,g ,g ,Cp ,Cp ,Cp ,Cp ,pp2,g ...
- 分享 用Verilog语言描述一个双向端口
- 对双向端口，我们可以将其理解为2个分量：一个输入分量，一个输出分量。另外还需要一个控制信号控制输出分量何时输出。此时，我们就可以很容易地对双向端口建模。 例子： CODE: module dual_port ( .... inout_pin, .... ); inout inout_pin; wire inout_pin; wire input_of_inout; wire output_of_inout; wire out_ ...
- 分享 Verilog串口通讯设计
- 1 串口通信基本特点 随着多微机系统的应用和微机网络的发展，通信功能越来越显得重要。串行通信是在一根传输线上一位一位地传送信息.这根线既作数据线又作联络线。串行通信作为一种主要的通信方式，由于所用的传输线少，并且可以借助现存的电话网进行信息传送，因此特别适合于远距离传送。在串行传输 ...
- 分享 八位的伪随机数产生的verilog源程序
- linear-feedback-shift-register 下面是一个八位的伪随机数产生的verilog文件，我想够用了。 // DEFINES `timescale 1ns/1ns `define DEL 1 // Clock-to-output delay. Zero ...
- 分享 用verilog编写的多功能数字钟
- /* 信号定义： clk： 标准时钟信号，本例中，其频率为4Hz； clk_1k： 产生闹铃音、报时音的时钟信号，本例中其频率为1024Hz； mode： 功能控制信号； 为0：计时功能； 为1：闹钟功能； 为2：手动校时功能； turn： 接按键，在手动校时功能时，选择是调整小时，还是分钟； 若长时间按住该键，还可使秒信号清零，用于精确调 ...
- 分享 Verilog 脉冲发生器程序
- /*************************************************************************************** 实现功能简述 本模块主要功能是产生一个确定时钟周期长度（最长为256个时钟周期）的脉冲信号，可以自己设定脉冲长度，输出的脉冲信号与时钟上升沿同步 脉冲宽度 = pulsewide + 1 时钟周期; 输入一个启动信号后，可以产生一 ...
- 分享 FPGA 器件的配置方式和配置文件！！
- Altera 公司生产的具有ICR 功能的FPGA 器件有FLEX6000、FLEX10K、APEX 和ACEX等系列。它们的配置方式可分为PS（被动串行）、PPS（被动并行同步）、PPA（被动并行异步）、PSA（被动串行异步）和JTAG（Joint Test Action Group）等五种方式。这五种方式都能适用于单片机配置。 Altera 的MAX+PLUS II 或Quartus II 开发工 ...
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