日志

分享 Verilog学习笔记

2009-3-17 12:47

一般认为 Verilog HDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL要强的多 写了第一个verilog程序，是一个加法器内容如下 module adder(count,sum,a,b,cin); input a,b; input cin; output count; output sum; assign{count,sum}=a+b+cin; endmodule 开始编译出现了几次错误，后来发现给实 ...

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分享 一个简单的总线轮询仲裁器Verilog代码

2009-3-17 12:40

下面这个是以输入信号作为状态机的转移条件，写得比较冗余： // // Verilog Module demo1_lib.bus_arbitor.arch_name // // Created: // by - Newhand // in - Shanghai ZhangJiang //&n ...

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分享 用Verilog HDL实现I2C总线功能

2009-3-17 12:39

摘要： 简述了I2C总线的特点；介绍了开发FPGA时I2C总线模块的设计思想；给出并解释了用Verilog HDL实现部分I2C总线功能的程序，以及I2C总线主从模式下的仿真时序图。 关键词： I2C总线 FPGA Verilog HDL 时序 开发FPGA时，利用EDA工具设计芯片实现系统功能已经成为支撑电子设计的通用平 ...

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分享 verilog 设计经验

2009-3-17 12:37

一、组合逻辑 1、敏感变量的描述完备性 Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在 always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，在综合时将会为没有 ...

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分享 可综合的Verilog FIFO存储器

2009-3-17 12:35

可综合的Verilog FIFO存储器 This example describes a synthesizable implementation of a FIFO. The FIFO depth and FIFO width in bits can be modified by simply changing the value of two parameters, `FWIDTH and `FDEPTH. For this example, the FIFO depth is 4 and the FIFO width is 32 bits. The input/ ...

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分享 FPGA管脚分配需要考虑的因素

2009-3-17 12:34

在芯片的研发环节，FPGA验证是其中的重要的组成部分，如何有效的利用 FPGA 的资源，管脚分配也是必须考虑的一个重要问题。一般较好的方法是在综合过程中通过时序的一些约束让对应的工具自动分配，但是从研发的时间段上来考虑这种方法往往是不可取的，RTL 验证与验证板设计必须是同步进行的，在验证代码出来时验证的单板也必 ...

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分享 Verilog阻塞式赋值与非阻塞式赋值的分析

2009-3-17 12:31

在Verilog HDL中，有两种过程性赋值方式，即阻塞式（blocking）和非阻塞式（non-blocking）。这两种赋值方式看似差不多，其实在某些情况下却有着根本的区别，如果使用不当，综合出来的结果和你所想得到的结果会相去甚远。 Tip：所谓过程性赋值就是指在initial或always语句内的赋值，它只能对寄存器数 据类型的变量赋值。 ...

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分享 怎样用modelsim做后仿真

2009-3-17 12:25

怎样用modelsim做后仿（编译工具采用quatus） step1： 在qurtus改变编译选项： assignments－EDA tool setting:选择verilog还是vhdl。 step2： 编译。你会在你的工程所在目录 看到一个simulation的目录，这里面有你生成的网表文件和标准延时文件。 step3： 在目录：\quartus\eda\ ...

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分享 消除状态机毛刺策略探讨

2009-3-17 12:24

随着EDA技术的高速发展，以大规模和超大规模器件FPGA/CPLD 为载体、以VHDL(硬件描述语言)为工具的电子系统设计越来越广泛。有限状态机(简称状态机)作为数字系统控制单元的重要设计方案之一，无论与基于VHDL语言的其他设计方案相比，还是与可完成相似功能的CPU设计方案相比，在运行速度的高效、执行时间的确定性和高可靠性方 ...

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