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- 分享 什么是磁珠以及磁珠的原理与应用
- 什么是磁珠 磁珠有很高的电阻率和磁导率，他等效于电阻和电感串联，但电阻值和电感值都随频率变化。 他比普通的电感有更好的高频滤波特性，在高频时呈现阻性，所以能在相当宽的频率范围内保持较高的阻抗，从而提高调频滤波效果。 作为电源滤波，可以使用电感。磁珠的电路符号就是电感但是型号上可以看出使用的是磁珠在电 ...
- 分享 Altera下载电缆介绍（zz）
- 市面上常见的有三种： ByteBlasterMV 、 ByteBlasterII 和 USB Blaster , USB Blaster 兼容 ByteBlasterII ， ByteBlasterII 兼容 ByteBlasterMV, USB Blaster 功能最强，当然价格也最贵。 建议使用 USB Blaster. 具体区别： B ...
- 分享 串行通信概述
- 数据通信的两种基本方式 计算机与计算机之间、计算机与外设之间的数据交换称为通信。计算机与外设的通信有两种基本方式：并行通信与串行通信。 并行通信是数据的各位同时传送，有多少位数据就需要同样数量的传输线。并行通信的速度快，传输线多，成本高，适合近距离的场合， ...
- 分享 Quartus II 中Tsu/Tco 的约束方法
- Tsu/Tco 在Quartus II 的报告中有两种不同含义. 片内的Tsu/Tco 是指前级触发器的Tco 和后级触发器的Tsu, 一般来说都是几百ps 级别的. 可以通过“List Paths”命令查看。这里的Tsu/Tco 主要由器件工艺决定, 工作时在受到温度,电压的影响略有变化.（如下图所示） 管脚上的Tsu/Tco 它是保证系统Famx 重要 ...
- 分享 利用TimeQuest分析仪使FPGA设计直接支援SDC时序分析
- 现场可编程闸阵列（FPGA）市场在这几年间有剧烈的变化，受到硅晶片制程技术进步的影响，同步提升了FPGA的密度与速度。也因此，以往只能採用ASIC或ASSP的高效能商业应用，目前也可以成功地、有效率地採用FPGA来实现，扩大了应用的空间。为了达到目标效能的要求，FPGA设计工程师必须採用新的时脉需求（透过时钟多工设计方案 ...
- 分享 约束、时序分析的概念
- 很多人询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻辑？如何通过约束保证异步时钟域之间的数据交换可靠？如何使用I/O逻辑单元内部的寄存器资源？如何进行物理区域约束，完成物理综合和物理实现？为了解决大家的疑难 ...
- 分享 静态时序分析（Static Timing Analysis）基础及应用（2）
- 前言 在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式兴起。此一趋势使得如何确保IC品质成为今日所有设计从业人员不得不面临之重大课题。静态时序分析（Static Timing Analysis简称STA）经由完整的分析方式判断IC是否能够在使用者指定的时序下正常 ...
- 分享 静态时序分析（Static Timing Analysis）基础与应用（1）
- 前言 在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式兴起。此一趋势使得如何确保IC品质成为今日所有设计从业人员不得不面临之重大课题。静态时序分析（Static Timing Analysis简称STA）经由完整的分析方式判断IC是否能够在使用者的时序环境下正常工 ...
- 分享 Verilog 非阻塞赋值的仿真/综合问题
- 在 Verilog 语言最难弄明白的结构中“非阻塞赋值”要算一个。甚至是一些很有经验的工程师也不完全明白“非阻塞赋值”在仿真器（符合 IEEE 标准的）里是怎样被设定执行的，以及什么时候该用“非阻塞赋值”。这篇文章将介绍怎样设定“非阻塞赋值”和“阻塞赋值”，给出了重要的使得编码可以被正确地综合的编码指导方针 ...
- 分享 基于FPGA的抢答器设计
- 抢答器在各类竞赛中的必备设备，有单路输入的，也有组输入方式，本设计以FPGA 为基础设计了有三组输入(每组三人)，具有抢答计时控制，能够对各抢答小组成绩进行相应加减操作的通用型抢答器；现行的抢答器中主要有两种：小规模数字逻辑芯片译码器和触发器来做，另外一种用单片机来做；小规模数字逻辑电路比较复杂，用 ...
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