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分享硬件设计基本原则: yuedx 2009-4-2 13:53; 硬件设计基本原则 1) 速度与面积平衡和互换原则：一个设计如果时序余量较大，所能跑的频率远高于设计要求，能可以通过模块复用来减少整个设计消耗的芯片面积，这就是用速度优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么可以通过数据流串并转换，并行复制多个操作模块，对整个设计采用 ...; 个人分类: FPGA设计|1845 次阅读|0 个评论

分享序列检测器: yuedx 2009-3-30 19:47; 序列检测器是时序数字电路中非常常见的设计之一。它的主要功能是 :将一个指定的序列从数字码流中识别出来。接下来就以设计“ 01101” 这个序列的检测器为例，说明 Verilog HDL语言的具体应用。设X为数字码流输入，Z为检出标记输出，高电平表示“发现指定序列”,低电平表示“没有发现指定的序列”。设输入的 ...; 个人分类: FPGA设计|1255 次阅读|0 个评论

分享关于建立时间、保持时间的讨论: yuedx 2009-3-30 19:46; 时钟周期为T,触发器D1的时钟沿到来到触发器Q变化的时间Tco（CLK--Q）最大为T1max,最小为T1min,逻辑组合电路的延迟时间最大为T2max，最小为T2min，问触发器D2的建立时间和保持时间。最终答案：T3setupT-T1max-T2max，T3holdT1min+T2min maxbird： D2的保持时间就是时钟沿到来之后,D2的数据输入端要保持数据不 ...; 个人分类: FPGA设计|2496 次阅读|0 个评论

分享 FPGA 中使用 Verilog 语言设计序列检测器: yuedx 2009-3-30 19:42; 看北航夏宇闻老师写的《verilog 数字系统设计教程》中利用有限状态机进行时序逻辑的设计一个练习，发觉状态机的设计优点问题。检测的目标序列是 10010，原代码是这样设计的。原文的设计程序 ------------------------------------------------------------------------------------------------ ...; 个人分类: FPGA设计|3167 次阅读|4 个评论

分享任意分频的verilog语言实现！！: yuedx 2009-3-30 19:38; 现来说说分频原理吧，原理通了，什么都好办了。 1. 偶数倍（ 2N ）分频使用一模 N 计数器模块即可实现，即每当模 N 计数器上升沿从 0 开始计数至 N-1 时，输出时钟进行翻转，同时给计数器一复位信号使之从 0 开始重新计数，以此循环即可。偶数倍分频原理示意图见图 1 。 2. 奇数 ...; 个人分类: FPGA设计|11709 次阅读|4 个评论

分享 FIFO学习: yuedx 2009-3-30 19:37; 1．什么是FIFO？ FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。 2．什么 ...; 个人分类: FPGA设计|1224 次阅读|0 个评论

分享 LVDS解词: yuedx 2009-3-29 19:48; 现在的液晶显示屏普遍采用LVDS接口，那么什么是LVDS呢？ LVDS（Low Voltage Differential Signaling)即低压差分信号传输，是一种满足当今高性能数据传输应用的新型技术。由于其可使系统供电电压低至 2V，因此它还能满足未来应用的需要。此技术基于 ANSI/TIA/EIA-644 LVDS 接口标准。 LVDS 技术拥有 330mV 的低压差分信号 ( ...; 个人分类: FPGA设计|865 次阅读|0 个评论

分享各种电平标准的讨论: yuedx 2009-3-29 19:45; ECL电路是射极耦合逻辑（Emitter Couple Logic）集成电路的简称与TTL电路不同，ECL电路的最大特点是其基本门电路工作在非饱和状态所以，ECL电路的最大优点是具有相当高的速度这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数量级,这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色。 ...; 个人分类: FPGA设计|770 次阅读|0 个评论

分享常见的逻辑电平！！: yuedx 2009-3-29 19:36; 逻辑电平简介逻辑电平有:TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVDS、GTL、BTL、ETL、GTLP;RS232、RS422、RS485等. 常用逻辑系列器件 TTL:Transistor-Transistor Logic CMOS:Complementary Metal Oxide Semicondutor LVTTL:Low Voltage TTL LVCMOS:Low Voltage CMOS ECL:Emitter Coupled Logic, PECL:Pseudo/Positive Em ...; 个人分类: FPGA设计|943 次阅读|0 个评论

分享降低FPGA功耗的设计技巧: yuedx 2009-3-29 19:35; 使用这些设计技巧和ISE功能分析工具来控制功耗　　新一代 FPGA的速度变得越来越快，密度变得越来越高，逻辑资源也越来越多。那么如何才能确保功耗不随这些一起增加呢？很多设计抉择可以影响系统的功耗，这些抉择包括从显见的器件选择到细小的基于使用频率的状态机值的选择等。　　为了更好地理解本文将要讨论的设计技 ...; 个人分类: FPGA设计|1089 次阅读|0 个评论

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