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Cadence中Sp仿真得到的Zd与Z11之间的关系
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在Cadence仿真时，我们经常使用Sp来仿真输入阻抗，在使用Sp仿真时需要使用Port，并且需要在Port中设置输入源的阻抗，一般来说我们都设为50欧姆的输入源，这样在仿真完成之后会得到S11性能以及Z11性能，那么哪个才是我们需要的输入阻抗呢？
如果我们将S11的Smith圆图画出，会发现有一个Zd的参数，那么它是否是输入阻抗呢，还有我们还能得到Z11的性能，它也有实部和虚部。经过仿真分析发现，可以总结出如下结论：
1、
当Sp仿真只在输入端加一个Port仿真时，输出端不加Port，且输入Port的源设为50欧姆，那么Zd得到的阻抗(实部和虚部)与Z11得到的阻抗完全一致；
2、
当Sp仿真同时在输入端和输出端分别接一个Port仿真时，例如输出端此时可能需要一个100欧姆的负载Port，Zd和Z11无法对应，这时只有Zd为电路的实际输入阻抗(包含100欧姆负载效应)，而Z11仅仅是当输出端开路时的阻抗；
当只有输入Port的时候，看Z11就可以了。
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