设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

转载| FPGA| 信号完整性| 电源完整性| 职业规划| 生活杂谈|

分享电子工程师职业规划【一】: yhzhangstrive 2013-4-8 00:14; 1. 学“对企业有用的关键技术” 2. 如果想技术上有造诣，工作中的经验积累只是一方面，想要有突破，要靠自己业余深造。不然，路会越走越窄的。; 个人分类: 职业规划|1003 次阅读|0 个评论

分享信号完整性学习笔记【二】—— 信号上升时间与带宽: yhzhangstrive 2013-4-4 16:24; 信号完整性问题大都是有信号的上升时间短引起的，信号的上升时间与信号的带宽有如下关系：谐波分量越多，上升沿越陡峭。或从另一个角度说，如果信号的上升边沿很陡峭，上升时间很短，那该信号的带宽就很宽。上升时间越短，信号的带宽越宽。方波波形的本质特征，理想的方波信号包含了无穷 ...; 个人分类: 信号完整性|2431 次阅读|0 个评论热度 3

分享电源完整性学习笔记【一】—— 电源噪声是如何产生的: yhzhangstrive 2013-4-4 12:53; 电源系统的噪声来源有三个方面：第一，稳压电源芯片本身的输出并不是恒定的，会有一定的波纹。这是由稳压芯片自身决定的，一旦选好了稳压电源芯片，对这部分噪声我们只能接受，无法控制。第二，稳压电源无法实时响应负载对于电流需求的快速变化。稳压电源芯片通过感知其输出电压的变化，调整其 ...; 个人分类: 电源完整性|2496 次阅读|0 个评论

分享信号完整性学习笔记【一】—— 高速信号完整性测试内容: yhzhangstrive 2013-4-2 22:28; 针对高速数字信号的测试，主要目的是对其进行信号完整性分析，测试，验证我们的信号质量是否达到设计要求。用最小的成本，最快的时间使产品达到波形完整性、时序完整性、电源完整性的要求。信号完整性测试内容如下： – 阻抗的测试 – 波形的测试 – 时序的测试 – 电源完整性的测试 – S参数 –&nbs ...; 个人分类: 信号完整性|1618 次阅读|0 个评论

分享项目总结【一】—— 设计初期规划: yhzhangstrive 2013-4-1 20:29; 在设计开始之前，必须先行思考并确定设计策略，这样才能指导诸如元器件的选择、工艺选择和电路板生产成本控制等工作，初期规划得越详细，中期实施起来就会越顺利，并且可以避免了因方案有误造成的资源和时间的大量浪费。设计初期可以不用考虑每个模块的具体实现，但对整个设计的可行性，可靠性等一定要 ...; 个人分类: FPGA|926 次阅读|0 个评论

分享脉冲展宽与压缩电路【Verilog HDL】: yhzhangstrive 2013-4-1 20:14; 采用时钟计数方法实现的单稳态脉冲展宽电路，能够有效、方便地对输入脉冲进行展宽和压缩。单稳态展宽电路的主要功能组成部件是单稳态触发器。单稳态触发器的工作特性具有以下显著特点。 (1) 稳态和暂稳态两个不同的工作状态。 (2) 在外接触发脉冲作用下，从稳态翻转到暂稳态。在暂稳态维持一段时间后 ...; 个人分类: FPGA|7450 次阅读|1 个评论热度 2

分享 Veriolg HDL设计规范: yhzhangstrive 2013-4-1 20:12; 规范很重要工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目做了一半一个人走了，接班的 ...; 个人分类: FPGA|1714 次阅读|1 个评论

分享流水线设计总结: yhzhangstrive 2013-4-1 20:11; 一、流水线设计概述流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法。目的是提高数据吞吐率（提高处理速度）。流水线缩短了在一个时钟周期内给的那个信号必须通过的通路长度，从而可以提高时钟频率。例如：一个2级组合逻辑，假定每级延迟 ...; 个人分类: FPGA|2548 次阅读|0 个评论

分享跨时钟域设计【三】—— 数据同步: yhzhangstrive 2013-4-1 20:09; 前面介绍了项目中用到的脉冲同步的基本方法，其基本功能是从某个时钟域取出一个单时钟宽度脉冲，然后在新的时钟域中建立另一个单时钟宽度的脉冲，但在实际应用中，需要同步的往往不止是脉冲信号，数据总线、地址总线和控制总线都有可能跨域传输。握手协议，RAM和FIFO是最基本的方法，但如果FPGA资源成为关键因素 ...; 个人分类: FPGA|1991 次阅读|1 个评论

分享跨时钟域设计【二】——Fast to slow clock domain: yhzhangstrive 2013-4-1 20:08; 跨时钟域设计中，对快时钟域的Trigger信号同步到慢时钟域，可以采用上面的电路实现，Verilog HDL设计如下： // Trigger signal sync, Fast clock domain to slow domain module Trig_CrossDomain_F2S ( input clkB, input rst_n, input TrigIn_clkA, output reg TrigOut_c ...; 个人分类: FPGA|1613 次阅读|1 个评论

123 / 3 页下一页

关闭

站长推荐 /1

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-5-18 21:41 , Processed in 0.012911 second(s), 4 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

返回顶部