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转载| FPGA| 信号完整性| 电源完整性| 职业规划| 生活杂谈|

分享跨时钟域设计【一】——Slow to fast clock domain: 2013-4-1 20:05; 跨时钟域设计是FPGA设计中经常遇到的问题，特别是对Trigger信号进行同步设计，往往需要把慢时钟域的Trigger信号同步到快时钟域下，下面是我工作中用到的慢时钟域到快时钟域的Verilog HDL设计。 // Trigger Cross Domain Design, Slow to fast clock domain module Trig_ CrossDomain _S2F ( ...; 个人分类: FPGA|1328 次阅读|0 个评论

分享测试总结【二】—— 小心寄存器被综合掉: 2013-4-1 20:03; 经过几天的努力，测试终于完成了三分之二，之前遇到的种种问题都得以解决，通过SPI接口可以对flash进行读写操作，接下来就是从flash里面读取数据，完成FPGA configuration的功能，通过仿真，功能ok，但是测试的时候发现一个很蹊跷的问题，输出的nconfig信号始终没有变化。设计代码： process(cl ...; 个人分类: FPGA|1604 次阅读|0 个评论

分享设计总结【一】——关于第一个FPGA设计的总结: 2013-4-1 19:57; 参加工作已经半年，所做的项目也到了测试阶段，之前做的一个子模块已集成到系统，由于是第一个设计，所以模块的健壮性很不好，别人看我的代码估计会吐血，就连现在叫我自己去看，可能好多地方一时半会都看不明白，而且设计的时候除了specification就没其他文档，整个项目过程中版本控制做的很不好，项目完成之后也没做什 ...; 个人分类: FPGA|699 次阅读|0 个评论

分享【转载】技术路线的选择重要但不具有决定性: 2013-4-1 19:55; 最近微软在技术上连续有大动作，在PDC上发布了Windows Azure云计算平台，预告了Visual Studio 2010、.NET 4.0和C# 4.0。如果放在几年前，我相信微软粉丝们一定是欢声雷动，不过这次情况有点不太一样，在网上看到有人在抱怨微软技术更新速度太快而且四面出击，还有人扬言要改弦更张，投奔Linux或者Java阵营。我本人也收到一 ...; 个人分类: 转载|363 次阅读|0 个评论

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