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分享调试心得: shiyinjita 2011-11-29 07:47; 最近在调试采集卡的时候，遇到了这么一个问题，FPGA的输出时钟为差分信号350M，但是因为PCB板差分信号经过了 AD，这样导致了AD受到干扰，采集的波形有些小的干扰，经过考虑，把350M的时钟调试到400M，这样AD的干扰就变小了，采集的波形也正常了。不过现在不明白为什么350M的信号会对AD产生干扰，等想出来在贴出来 ...; 个人分类: quartus|718 次阅读|0 个评论

分享 2天的时序调试体验（计数器和比较器）: shiyinjita 2011-11-16 17:59; 最近在调试250M的时序的时候，发现有段关键路径怎么调试也调试不成功，其中关键路径中有比较器和计数器，以前采用如下方式写的 module counter( input clk ,clr , &nb ...; 个人分类: quartus|1285 次阅读|1 个评论

分享用timequest和classic timing analysis的问题: shiyinjita 2011-11-16 17:54; 最近在调试时序的时候，突然才发现以前一年的时间是大错特错啊，以前调试成功很可能是凑巧了。以前的方案是这样做的：用classic timing annalysis 来约束时序，同时用timequest来查看时序报告，这样导致了timequest的分析报告为最基本的报告，以前设置的约束基本上是没有用的现在采用一下方案约束用 classic t ...; 个人分类: quartus|1874 次阅读|1 个评论

分享 synplify综合: shiyinjita 2011-11-9 08:06; 最近在写程序，用synplify综合后，突然发现比用quartus用的资源稍微多一点，但是速度比quartus快10%，综合出来后，发现synplify综合后是以门级结构存在的，看来以后要经常尝试用synplify综合，而用quartus做布局布线; 个人分类: quartus|889 次阅读|1 个评论

分享【转】FIFO深度问题: shiyinjita 2011-10-30 10:43; 在看论坛的时候，发现了一个帖子 “关于fifo深度问题”是windzjy 写的，看完后感触蛮大的，下面是windzjy的帖子连接 http://bbs.eetop.cn/viewthread.php?tid=39724highlight=fifo%C9%EE%B6%C8 总结一下如下：写时钟周期w_clk, 读时钟周期r_clk, 写时钟周期里，每B个时钟周期会有A个数据写入FIFO 读时钟周期里， ...; 个人分类: quartus|736 次阅读|0 个评论

分享给altera论坛发的帖子，关于TH的问题，: shiyinjita 2011-10-29 07:48; 昨天给altera论坛发帖子问关于 TH的问题，因为我使用的是classic timing analyzer ，altera论坛技术人员说现在classic timing analyzer已经过时了，希望我能采用timequst。看来要开始学习timquest了。原帖如下 i am sorry to trouble you ,but i have aproblem when i use the quartus10 and the timing analy ...; 个人分类: quartus|1017 次阅读|0 个评论

分享逻辑分析仪-高速采样: shiyinjita 2011-10-28 08:09; 现在市面上很多逻辑分析仪的采样率为200M左右，这样的实现方式很简单，就是一个时钟工作在200M下，然后对200M进行分频。同时在这种工作模式下，可以很简单的实现滤波，毛刺等触发，还有压缩模式等方式。而工作在大于500M的采样率上，一般是采用了多个时钟，采用 ...; 个人分类: quartus|952 次阅读|1 个评论

分享前一天给altera论坛发的帖子以及回复: shiyinjita 2011-10-20 17:30; i use the soft is quartus10.0 , and the time is classis timing analysis . EP3C5 1 : then i have find the ploblem ,it is that when the pin is used for input , then i use the chip planner and find this pin ,then cllck the pin ,and the resource property editor is appeared , the ques ...; 个人分类: quartus|1253 次阅读|0 个评论

分享 quartus I/O约束: shiyinjita 2011-10-8 20:03; 这两天一直在调试FPGA，调试了半个月后，时序采用CLASS timing ，总结了一下，在qsf文件中采用了以下几种约束： 1 ：最常用的时钟约束 set _global_assignment - name FMAX_REQUIREMENT "125 MHZ" -section_id clk . 如果还有别的相关约束可以采用 ...; 个人分类: quartus|68546 次阅读|0 个评论

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