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日志

lx9| 爱你-为你奋斗| xilinx| verilog/vhdl| quartus| 饮食与健康| 职场| matlab|

分享 PCI的调试: shiyinjita 2012-8-16 21:36; 经过一个月的努力，终于调试成功了PXI，包括FPGA程序，还有驱动程序。其中XILINX的pci的IP核包括从模式，从突发模式，主动模式，对应着相应的上位机为IO,MOVEIN,DMA，其中对于从模式而言，比较简单，就是上位机读地址的数据从突发模式采用块搬移的范式，就是从设置的地址，一直往下加，也就是上位机每读一次 ...; 个人分类: xilinx|1455 次阅读|0 个评论

分享 dcm的使用: shiyinjita 2012-5-8 21:16; 最近在spartan3下使用DCM的时候，用了4个DCM，其中采用1个30M时钟，1个5M时钟，这两个时钟要进行选择，然后过后的时钟进行AD控制，当时采用以下操作，采用swich dcm，5M时钟倍频到30M，然后通过cs来选择哪个时钟，然后输出的时钟送到2个DCM中，这个的关键在于 1 ：如果全局时钟资源不够用，那么给AD的两 ...; 个人分类: xilinx|1256 次阅读|4 个评论

分享状态机！！！: shiyinjita 2012-5-8 21:05; 最近犯了一个状态机的错误，真的很郁闷，因为前仿真通过了，就以为没有问题了，结果程序运行不起来，后来通过后仿真才发现错误， 1 ：当时状态机采用3段法写法 case（next_state ） idle : if ( a ) &n ...; 个人分类: xilinx|1042 次阅读|0 个评论

分享 FPGA调试: shiyinjita 2012-3-17 18:07; 这两天一直在调试FPGA程序，PCB是以前设计好的，FPGA也是现成的，结果当做回板来后，发现FPGA部分功能模块不能正常工作，此时第一反映便是PCB的延迟改变了，因此修改时许参数，其中时许参数包括IBUF，IObuf，周期，TIG，寄存器复制，结果发现没有变化，还是问题。后来把输入引脚约束设置为pulldowm约束，这时候， ...; 个人分类: xilinx|1717 次阅读|3 个评论

分享 oddr的使用: shiyinjita 2012-2-17 08:37; 发个oddr的使用图片; 个人分类: xilinx|4185 次阅读|0 个评论

分享 ise软件？: shiyinjita 2012-2-16 08:10; 最近犯了一件超级蠢的事情，真的是很悲剧， ISE采用的是12.2，采用jtag下载到FPGA中，当时没有注意，于是采用ISE10.0来下载FPGA，虽然扫描链能扫描到FPGA，但是下载到60%后怎么也下载不进去。刚开始的时候以为是下载线以及硬件电路板的缘故，换了几款板，也都没有效果，后来猜测是因为ISE版本不对的原因，于是采用12.2来 ...; 个人分类: xilinx|635 次阅读|0 个评论

分享 xilinx降低噪声干扰？: shiyinjita 2012-2-16 08:07; 最近在调试一个采集卡，发现在中心线上有少量的微小的毛刺，当时以为是时序没有配合好，于是一直在调试时序，结果发现没有效果，后来猜测是因为在中心线上有由 8‘b011111111 到 8’b10000000，因为位数变化很大才产生的干扰，基于这个思路，我把FPGA输出到sram的数据噪声降低为drive= 4 ，此时发现噪声没有了，我也不知 ...; 个人分类: xilinx|679 次阅读|0 个评论

分享关于分组约束的使用？: shiyinjita 2012-1-12 16:56; 前几天在调试DA的时候，因为要3个DA进行串联，所以要串行发送24位数据，此时会遇到问题 “有的DA档位会出错” ，这个问题，当时考虑是时序达不到，后来把DA的时序降低到5M，但是发现偶尔还是出错。因此想到是不是24的寄存器进行串行输出的时候，是不是有的位数因为离着时钟比较远，导致数据在时钟后面，基于这个思路，把2 ...; 个人分类: xilinx|792 次阅读|0 个评论

分享 ucf的简单语法: shiyinjita 2012-1-12 16:45; 因为最近在忙着弄建立，就没有时间写博客，今天抽出点时间来更新一下关于ucf的语法 1 ：最基本的语法 NET “a0” IOSTANDARD = “LVCMOS33” ； NET “a0” LOC = “v1” ；这是设置引脚和电压的文档 2 ：设置频率 NET “a0” TNM_NET = a ; TIMESPEC TS_a = period " ...; 个人分类: xilinx|2245 次阅读|0 个评论

分享 spartan6和spartan3的一点简单区别: shiyinjita 2011-9-18 17:53; 前两天在论坛上看到了一个兄弟用门级电路实现 A + A +。。。。。+A ,也就是256个输入相加，为了测试的方便，我采用了，总共采用了12个输入相加在spartan3下，第一种方法是采用RTL级别，采用最简单的方法，也就是采用了11个加法 ...; 个人分类: xilinx|3854 次阅读|0 个评论

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