这两天整理了一下altera的linking234的回复,特分享一下
1 : 在altera中chipplanner中r : 上升沿,F : 下降沿
两者不同的原因我猜想是由于电路的阻容特性,导致电平信号传递时不是严格对称的,可能上升沿陡一
些,下降沿缓一些。所以距离短的时候不明显,距离长了以后就明显了。一般用Posedge
clk写的,只考虑上升沿就可以了。双沿处理的要考虑下降沿。时序分析的根本目的是为了采到准确的数据。所以稳妥起见,你两者取最大的那个就对了。
2 :关于PLL约束
改为create_generated_clock约束也是一样的
derive_pll_clocks的目的就是让工具自动约束PLL的生成时钟
3 :当出现critical warning :from a(rise) to a(rise)(setup hold)
是没有添加时钟不确定性约束,加入derive_clock_uncertainty就可以了。
4:xilins布线资源少,异步复位占走线资源。他们的推荐是用户逻辑尽量不复位,因为xilinx的器件上电后会自动将所有门电路清零。当然除非有些复位不是上电才做的,那没办法。(基于某些原因,此处修改为:这是实际产品经验)。走线资源少是XILINX的弱项(可能ALTERA这方面有专利保护,比如那个小进位链,很关键啊)。但是他们有些提供的IP又有复位信号。这也是我说XILINX给用户的界面不友好的原因之一。不过如果片子资源用的少的话,FAE不会和你说这些的。当单片资源综合后到110%,需要跑N个版本才能跑下的时候,你去找他们抱怨,他们就会推荐你把复位搞掉了。
5 :关于上拉电阻。是否上拉看你电路需求的。逻辑本身就是硬件电路描述语言,所以看成一个小电路板。如果外面没有上拉,而这个信号需要上拉,那就在这里弱上拉。不过注意,这个上拉是很弱的。而huxiaokai2005以前用这个弱上拉做过I2C接口上拉电阻的替换。
6: altera推荐低电平复位,xilinx推荐高电平复位。