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分享 SystemVerilog语言简介(一): 2006-7-26 13:20; 天气 : 阴雨心情 : 高兴 http://www.pld.com.cn/HDL/systemverilog/1.htm SystemVerilog语言简介(一) 1. 接口（Interface） Verilog 模块之间的连接是通过模块端口进行的。为了给组成设计的各个模块定义端口，我们必须对期望的硬件设计有一个详细的认识。不幸的是，在设计的 ...; 3996 次阅读|2 个评论

分享全面支持SystemVerilog: 2006-7-26 13:17; 天气 : 阴雨心情 : 高兴这些天打算开启一个项目，但总觉得用SystemC+Verilog不爽，虽然c语言的代码已经完成，但架构整个验证环境仍然不是简单的拷贝粘贴，当然我也承认确实有大部分代码可以重用。前一阵子用SystemC构架testbench，用的也很不错，但还是始 ...; 1054 次阅读|0 个评论