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EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

分享 DC operating points直流工作点的参数解释: 把吻给了烟 2023-12-21 16:39; Note: 1. The output of charge qb, qd, and qs are the sum of intrinsic charge and junction charge. The output of capacitors cdd, cdb, csb, cbd, cbb, and cbs are the sum of intrinsic capacitors and junction capacitors. 2. reversed means that vds is negative f ...; 个人分类: 工具使用|405 次阅读|0 个评论热度 15

分享经典工艺库tsmc18rf再安装记录 & 小白常用的笔记及习惯: 把吻给了烟 2023-12-21 16:27; 网上公开的tsmc18rf工艺库，课程设计等学生用的安装会遇到的问题： ① 工艺库压缩包；安装教程PDF；修改的.rcx文件 ② 直接拉文件进虚拟机会有问题，用共享文件夹 ③ 软件自带 cdb2oa 将tsmc18rf的lib在新的文件夹转换下，cds.lib复制到新的文件夹转换，转完copy去安装路径下替换 ④ 安装路径 ...; 1309 次阅读|5 个评论热度 6

分享 virtuoso中cell的某个view被lock后的解决方法: 把吻给了烟 2023-6-6 16:44; 有时候我们的schematic会被lock锁住，解锁的方法就是在schematic的路径下删除.cdslck尾缀的文件： Linux下删除cdslck文件：find-nameapos;*.cdslckapos;|xargsrm?rf; 个人分类: 工具使用|2384 次阅读|4 个评论热度 14

分享 TSMC40nm工艺的toplevel.scs首次使用出现的问题: 把吻给了烟 2023-6-6 16:39; 第一次打开toplevel.scs只有top_tt这一个Corner的section。其他的工艺角和MC都需要自己添加：去看了TSMC65nm的文件，是包含其他的：根据top_tt的section，模仿着加入后，还是会报错。原因是fs和sf的include的文件里面电容电感和电阻没有fs和sf，所以改用tt的：完整的toplevel.scs应该如下： ...; 个人分类: 工具使用|486 次阅读|1 个评论热度 1

分享添加ahdlLib库的路径: 把吻给了烟 2023-6-6 16:14; 经常需要理想的verilogA搭建的模块，有时候cds.lib没有加载理想模块ahdlLib库。其路径在/opt/eda/cadence/IC617/tools/dfII/samples/artist下：直接用DEFINE ahdlLib $CDSHOME/tools/dfII//samples/artist/ahdlLib加到cds.lib中：然后就有了：; 个人分类: 工具使用|580 次阅读|0 个评论热度 10

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