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Verilog实例化数组实现级联加法（HDL bits 题目：Bcdadd100）

已有 1287 次阅读| 2021-4-22 01:02 |个人分类:Verilog小记|系统分类:芯片设计| instance

module bcd_fadd {
    input [3:0] a,
    input [3:0] b,
    input     cin,
    output   cout,
    output [3:0] sum );
module top_module( 
    input [399:0] a, b,
    input cin,
    output cout,
    output [399:0] sum );
    //bcd_fadd inst[99:0];
    reg[99:0]cout1;
    bcd_fadd inst[99:0](.a(a[399:0]),.b(b[399:0]),.cin({cout1[98:0],cin}),
    .cout(cout1[99:0]),.sum(sum[399:0]));

    assign cout = cout1[99];

endmodule

主要是instance array的使用，其中bcd_fadd是4位BCD加法器。