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向天笑白羊 2021-7-6 14:06: lfs: 你好，在吗
buzai

houjs 2020-11-13 09:15: 【公益培训】寄生参数提取精度分析及ESD/Latch up规则验证公益培训，11月18日在青岛欢迎你

青岛EDA中心  中科芯云微电子科技有限公司  昨天
青岛EDA中心
从事版图设计的工程师经常遇到如下问题：

1. 寄生参数提取的结果不知道是否准确，该如何分析？
2. 寄生参数提取的不同工具之间有何差别，该如何使用不同工具？
3. ESD/Latch up Rule的规则，foundry没有提供可以运行的脚本，如何书写？
4. 为了优化版图设计，提高良率，需要增加一些foundry没有提供的设计规则约束，如何书写？

针对上述常见问题，中科芯云微电子科技有限公司（青岛EDA中心）、青岛微电子创新中心联合蓝海微科技有限公司推出了面向版图设计工程师的寄生参数提取精度分析及ESD/Latch up规则验证的培训。
时间：2020年11月18日14:00-17:00（3小时）
支持单位：崂山区科技创新委员会
组织单位：中科芯云微电子科技有限公司（青岛EDA中心）
      青岛微电子创新中心
      蓝海微科技有限公司
      青岛集成电路人才创新培养联盟
码上报名：

培训方式：理论+实操
收费标准：免费培训
地点：青岛市崂山区松岭路169号青岛国际创新园D2座 13楼培训教室
培训对象：Fabless公司中从事与版图设计相关的工程师，Foundry从事PDK开发及QA的工程师，或者有意向从事PDK开发及QA工作的工程师。
培训教室机位有限，先到先得。

培训内容

1.  RCX Rule的开发和验证及Tuta工具的应用
a. 寄生电容提取原理简介
b. 三维电容提取与准三维、2.5维电容的区别
c. 寄生参数提取的Corner含义
d. 工艺纵向（Cross View）图的描述含义
e. 如何把主流寄生参数提取工具的命令文件与LVS命令文件结合，提取寄生参数？
f. 如何比较不同工具主流寄生参数提取工具的精度？
g. 采用test pattern自动生成工具进行RCX Rule的验证
h. Tuta工具现场使用，学会自动分析不同寄生参数提取工具的实用化工具。

2. ESD/Latch up Runset开发及验证
ESD/Latch up检查是版图设计人员经常遇到的难点问题，虽然主流ESD规则检查工具厂商提供了工具，但是由于其配置太复杂，一般的Fabless工程师很难理解如何使用。另外一种策略是：直接用主流DRC规则检查工具来书写ESD/Latch up的规则文件，通过复杂DRC命令的组合来实现ESD/Latch up的检查。但是，这种思路会遇到以下几个难点：

• 阻挡命令，在ESD/Latch up的规则中，有多个命令需要检查在两个layer之间是否有第三个layer阻挡，主流DRC规则检查工具的DRC规则中没有类似检查，不支持该命令，因此该类错误无法检查。
• 斜线阻挡命令，除了正对的阻挡命令外，还需要支持斜向阻挡，主流DRC规则检查工具 DRC规则无法实现。
• ESD Total Width计算，大管子的Total Width计算
• 孔密度检查

3. 其它工具介绍
a. VGDS和VGE工具，版图显示工具和DRC Browser工具
b. DPW工具，计算Wafer上有多少个Die
c. Spider工具，安全芯片版图保护电路的有源屏蔽布线工具
d. SuperCap工具，全三维寄生参数提取Field Solver
e. VGDS工具/VGE工具/DPW工具现场使用

参加培训帮你解决常见问题

寄生参数提取典型案例：
• 某工艺针对全芯片后仿真，2个EDA工具的延迟误差在20%-30%左右
– 分析原因：通过tuta工具的meol功能分析，发现2个工具针对mos管内部的寄生电容是否需要屏蔽，设置参数不一致。
– 经过与spice model的提供方确认，spice model已经包含寄生参数，需要屏蔽寄生参数提取的mos管内部电容
– 修改运行配置后，二个工具后仿真延迟接近

• 某工艺的实测值与Runset运行结果差15倍
– 分析原因：通过理论分析反推工艺参数标注有误
– 把错误数据和原因提交原厂，分析后确认原始厚度数据不小心写错，导致Runset有误

修改后，误差明显变小：

Latch up Rule典型案例：
在 IC设计规则中，我们经常遇到有关Latch up rule的描述，这些规则由于不太容易在DRC Code中实现，因此，大部分Foundry给设计工程师的建议是：通过“目视”的手段来手工检查这些规则，这给设计留下了一些隐患。

Latch up Rule最常见的规则是“隔离”或者“挡住”问题，如下：

该规则要求在IO区域到内部区域必须有一个完整的Guard Ring隔离开，上图中左边图形是符合设计规则的，而右边图形是不符合设计规则的。

看起来似乎很简单，但是，由于通用的DRC工具只支持2个layer的相互关系检查，不支持3个layer的几何操作，而隔离问题一般都是要求layer A与layer B之间必须有layer C的隔离，它是一个典型的3 layer操作，该如何解决呢？

除了IO区域与内部区域是否有Guard Ring隔离的问题，同时隔离的Guard Ring还有顺序的问题，如下：

左边图示从IO区域到内部区域是先P Guard Ring，后N Guard Ring，其顺序是正确的，而右边图形顺序反了，是不符合规则的。顺序问题该如何检查呢？
需求：提供一个三layer输入的基本命令
常用的DRC工具只提供1个layer或者2个layer的检查命令，不提供三layer输入的检查命令。如果利用DRC的多个命令组合来生成上述命令，由于普通的DRC命令会将不同图形的结果连成一片，会导致报错结果无法区分具体的区域，失去了检查的意义。如下图所示：

上图中，黄色图形是IO区域，红色图形是内部区域的mos管，要检查在黄色图形与绿色图形之间在200um范围内是否有一个绿色的图形被隔离开。

普通的DRC命令方法是：首先把红色图形和黄色图形做一个间距为200um的检查，把左右的报错结果组合成一个或多个多边形图形，然后判断这个多边形图形是否被绿色图形隔断了。

上述方法的问题是：当绿色图形只要位于200um的范围内隔离了某几个mos管，就会被判定为把所有的mos管都隔离开了。上图中的绿色图形与黄色图形之间还有几个红色mos管没有被实际隔离，但是DRC Code的间距检查由于把结果连接成了一个大片的图形，它无法判断方位，只能判断这个大片的图形是否有被绿色图形切开，因此出现了误判。

有些DRC工具的间距检查提供了Shield的选项，试图只把最近的间距图形报错，不去把所有符合间距错误的图形都报错出来，试图避免这个问题。但是，Shield的选项是专门为了2层图形的检查设计的，它不是为了3层图形检查设计的。因此2层图形检查的结果输出是“边”，而不是图形。作为“边”是无法参与后续的3层图形操作的。如果把“边”再转换为很细的小图形去做后续的运算，则又陷入了“边”形成图形后连接成一片大的图形，无法区分方位和具体位置的问题，从而出现误判。

因此，必须寻找一种方法：它可以把2个layer之间被隔离的图形准确找到。这个方法实现困难吗？为什么大部分Foundry没有提供这样的检查？国内只有个别Foundry给用户提供了该问题的解决方案，他们的方案为什么采用了helmet的设计思路？该思路可以推广到其它Foundry吗？如果某些Foundry不提供该方案，IC设计公司可以自行写DRC Code实现吗？如何实现？

参加培训获取答案！！

中科芯云微电子科技有限公司
青岛EDA中心（中科芯云微电子科技有限公司）是中科院微电子研究所EDA中心网络化服务平台的分支机构，是青岛“芯谷”建设的集成电路行业公共技术服务平台，是青岛新旧动能转化重大项目之一。

中心作为青岛地区集成电路产业的公共技术服务平台、人才创新培养平台、产业发展促进平台，面向集成电路行业为企业、院校提供从EDA工具、芯片设计研发、人才培训到加工协同的一站式技术服务；

同时中心致力于集成电路共性技术研究和科研成果的产业转化，旨在以中科院技术优势和积累服务地方产业，构建集成电路产业的创新和服务环境，促进地方产业的快速发展。

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