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1. Pre-sim (pre-layout):
(1) clock & reset/set network是设置为ideal
(2) data path由synthesis的sdf反标得到delay
目的是对netlist进行一些function 验证和初步的timing验证。
2. Post-sim (post-layout):
(1) clock & reset/set tree已经产生,sdf中包含了相关信息。
Simulation中可能碰到的vioaltion: recovery / removal violation,setup / hold violation,width(for example: clock/reset width过小(有glitch),导致问题)。