日志
Async fifo empty & full产生
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需要将fr_adr用write clock进行2次DFF采样之后和fw_adr做比较，在DFF采样之前，需要做binary-to-gray转换，目的是为了防止出现re-convergence的问题，DFF采样之后再gray-to-binary转回来。
2. empty信号产生：
需要将fw_adr用read clock进行2次DFF采样之后和fr_adr做比较，其他过程和full信号产生类似。
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需要将fr_adr用write clock进行2次DFF采样之后和fw_adr做比较，在DFF采样之前，需要做binary-to-gray转换，目的是为了防止出现re-convergence的问题，DFF采样之后再gray-to-binary转回来。
2. empty信号产生：
需要将fw_adr用read clock进行2次DFF采样之后和fr_adr做比较，其他过程和full信号产生类似。
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