日志
- 分享 验证的结构篇之一：测试平台概述
- 测试平台实际上是整个验证系统的总称 ，它包括有验证结构中的各个组件、组件之间的组成关系、测试平台的配置和控制，从更系统的意义来讲，它还包括有编译仿真的流程、结果分析报告和覆盖率检查等。从狭义上讲，我们主要关注验证平台的结构和组件部分，他们从整体上可以产生设计所支持的各种输入，也在此基础上进行设计功 ...
- 分享 UVM配置数据库参数随机化
- 我们经常发现,配置参数在被初始化赋值之后不久，由于项目需求又要变为随机变量。 利用UVM库配置 验证环境的方法提供了两个重要的好处：首先,配置数据库是灵活的，在全局都能通过 uvm_config_db#(T)::get()访问环境； 其次,存储在配置数据库的参数值可以通过命令行设置，而不需要仿真、重新编译。 本文组织如下 ...
- 分享 多功能UVM记分板
- UVM对于IC验证工作的贡献众所周知，然而，当谈到如何记录和检查电路实际行为和参考模型是否匹配时，UVM只能提供很少帮助。 UVM没有提出一个记分板（scoreboard）的架构，但留下了实现从空uvm_scoreboard基类扩展到定制的scoreboard的方法。 现有用户提出了一些UVM记分板架构，但有局限性。首先，只有一个模型可被检查 ...
- 分享 验证系统平台的发展趋势
- 近年来，在电子工业领域发生着一个显著的变化， 那就是软件在整个系统中越来越多的成为主导者，甚至在很多产品中，软件应用成为唯一的不同点 ， 这样使得许多系统公司对于半导体硬件公司的期望很多，希望他们不仅仅是能够提供物理芯片的设计，而且能够准备好包括软硬件的系统平台以供他们去开发新的软件应用 ，为了能够适 ...
- 分享 用于C/SystemC的可移植的激励模型
- 随着混合语言仿真验证的能力不断增强，跨语言、跨方法的库的可用性越来越高，一般情况下，激励已经能够满足我们的要求了，但是带约束的随机激励仍然仅限制于SystemVerilog testbenches或者混合语言环境（比如混合了SystemC 和SystemVerilog），当把一个SystemVerilog带约束的随机激励模型移植到C或C++抽象算法模型时，还是 ...
- 分享 通过可复用的随机策略类实现SystemVerilog约束分层
- 为便于我们创建验证激励，SystemVerilog类和随机约束提供了非常强大的机制。为了在一个约束对象中对约束分层，SystemVerilog也提供了几种机制，约束可以通过派生类的继承添加。内联约束（即randomizewith {…}或`uvm_do_with）允许在随机化一个对象时，指定特殊的附加约束。不幸的是，在随后的“randomize with”调 ...
- 分享 UVM:灵活性的价值
- UVM已经成为验证方法学的主流，代表了验证方法学的发展方向。但是从创新性和价值来看，UVM缘何成为ASIC和FPGA验证中，最先进的验证方法呢？所以我想， 如果花上一点点时间回顾一下UVM的关键概念，可能会对我们都有帮助。即使对于一些已经使用UVM多年的人，可能也会意识到，UVM真的很酷。 UVM鼓励工程师创建模块化、可复 ...
- 分享 UVM在模拟电路的应用
- 相比于高度自动化的验证方法在数字领域的广泛应用，验证在模拟领域却意味着大量的手工工作和计算量。因为对于顶层验证，高精度的SPICE模型通常是不必要的，因此，它们经常被替换为适当的行为模型。这一调整显著加快了仿真，然而，整个设计过程中必须确保行为模型不从相应的模拟分量发散，这种模型验证必须手工完成，因此也 ...
- 分享 factory——实用的UVM机制
- UVM鼓励工程师创建模块化、可复用的测试平台 。UVM通过TLM接口，把一个组件及其他与之相连的组件隔离开来，以此实现模块化。只要transaction类型相同，模块化的功能允许sequence 连接到任何适配的driver上。也允许多种覆盖率收集器通过分析接口连接到monitor上。这种模块化的功能，使得搭建环境的工程师可以把库中的各种 ...
- 分享 为什么我的SystemVerilog测试平台如此慢？
- （一）硬件工程师编码的性能 对于转到SystemVerilog编码的任何工程师，最重要的一点就是要问“当规模变大时，它依旧能快速运行吗？”。这是指导原则，它能促进高效的初始编码，并能在性能分析过程中快速地调试发现的性能问题。 循环不变性 循环不变性是指循环里的程序每次都执行，但值却不发生变化。移除循环不变 ...
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