日志
- 分享 SV的环境构建篇之四：程序和模块
- module（模块）作为SV从Verilog继承过来的概念，也自然保持了它的特点，除了 作为RTL模型的外壳包装和实现硬件行为，在更高层的集成上面，模块之间也需要通信和同步 。从硬件实现的角度来看， Verilog通过always，initial过程语句块、信号数据连接来实现进程间通信 。为此， 我们可以将不同的module作为独立的程序块，他们 ...
- 分享 一种有效的验证管理系统
- 如今，验证工程师往往面临的是越来越复杂的设计，因此验证项目的管理工作就显得更为重要了。 从 确定构建DUT和测试平台所需的文件，到了解需要收集和跟踪哪些验证指标，有效的项目管理都是很有意义的 。本文源于Cypress公司的管理经验，从Cypress创建的基础设施，介绍通过提供统一的前端shell和后端数据库来提取文件列表 ...
- 分享 SV的环境构建篇之三：接口
- 在认识了DUT ctrl_regs的接口定义以及如何进行例化以后，我们接下来就需要考虑如何在testbench中给ctrl_regs添加需要的激励。从下面这张图可以看到，ctrl_regs在MCDF的集成中需要与多个模块进行连接，这些模块包括有： 外部的 时钟复位模块 （Clock Reset） 外部的 控制模块 （Controller） 内部的 Slave ...
- 分享 SV的环境构建篇之二：模块定义与例化
- 在展开验证环境的构建之前，我们需要先了解模块的端口定义以及在SV环境下得例化。在这里， 我们以MCDF（multi-channel data formatter）中的寄存器模块 ctrl_regs 为例，来看看常见的 模块定义 方式有哪些。 模块定义 Verilog 模块定义1 module ctrl_regs1(clk_i,rstn_i, cmd_i,cmd_addr_i,cmd_data_i,cm ...
- 分享 SV的环境构建篇之一：数据类型
- 从这一部分开始我们将进入SystemVerilog的语言学习和应用。 在进入SV（SystemVerilog）之前，如果读者已经学习过Verilog语言，那么对我们接下来的的从Verilog到SV过渡的部分会容易一些；如果读者之前也没有接触过Verilog语言，也不需要担心。我们对于SV的三个篇章将会带你在学习完这三章之后，懂得 如何搭建测试平台、 ...
- 分享 验证的结构篇之六： 验证结构
- 本节将是我们《验证的结构篇》最后一节，在这一节我们将模拟实际的工作来抛出一系列的问题，希望读者可以主动思考这些问题，我们给出的建议不是最完美的，至少是按照工程项目观点是合理的。如果你能够有更棒的主意，很欢迎你的留言，或者发送至我们的邮箱 rocker.ic@vip.163.com。 项目背景 读者你将是这个设计模块 ...
- 分享 验证的结构篇之五：比较器
- 无论是从实现难度，还是从维护人力上来讲，checker（比较器）都应当是最需要时间投入的验证组件了。之所以这样评估，是因为checker肩负了几乎所有模拟设计行为和功能检查的任务。更细致来看，一个checker的功能包括： 缓存从各个monitor收集到的数据 将DUT输入接口侧的数据汇集给内置的 reference model（参考模型） ...
- 分享 验证的结构篇之四：监测器
- Monitor（监测器）的主要功能是用来观察DUT的边界或者内部信号，并且经过打包整理传送给其它验证平台的组件 ，例如checker（比较器）。从更多的功能来划分monitor的功能，它们包括有： 观察DUT边界信号 。对于系统信号如时钟，可以监测其频率变化；对于总线信号，可以监测输入总线的传输类型，以及检查输出总线是否符 ...
- 分享 验证的结构篇之三：激励发生器
- Stimulator （激励发生器）是验证环境的重要部件，在一些别的场合中，它也被称之为driver（驱动器）、BFM（bus function model，总线功能模型），behavioral（行为模型）或者generators（发生器）。Stimulator的主要职责就是 模拟与DUT相邻设计的接口协议 。与真正的相邻设计相比， stimulator只需要关注与如何模拟接口信 ...
- 分享 验证的结构篇之二：硬件设计描述
- 为了模拟实际情景，我们给出将贯穿于SystemVerilog和UVM章节的硬件设计，并且遵循硬件设计描述的方式给出它的功能、时序、寄存器描述、结构。在以后的SV和UVM部分中，我们也将围绕这个硬件设计考虑测试平台的构成。本节对待测设计的描述也将作为第二部分（SV、UVM）的主要实例，日后对测试平台的构建需要经常引用该设计的 ...
/1 
eetop公众号
创芯大讲堂
创芯人才网