日志
- 分享 UVM结构篇之二：把DUT装进TB分几步？（上）
- 在SV篇章中，四位verifier们需要给MCDF（Multiple Channel Data Formmater）设计搭建验证环境，进而利用这些模块的验证组件在顶层可以完成集成复用。伴随着他们对UVM机制和组件家族的掌握，他们也开始将原有SV验证组件移植到UVM组件中。 如果回顾之前对于MCDF的功能介绍，就可以知道MCDF的主要功能便是将输入端的 ...
- 分享 UVM结构篇之一：组件家族
- 在我们之前《SV组件实现篇》中，那几位verifier们分别就着MCDF的几个模块实现了验证环境的组件。这些验证组件的按照功能的需要，分别称之为激励器（stimulator）、监测器（monitor）和检查器（checker）。这三个核心的组件与验证环境的三个关键特性对应，即激励、监测和检查。在过往的那么多的验证方法学中，都有与其对应 ...
- 分享 Synophys SystemVerilog Lab 全部文件
- 文件: router.zip 文件: lab6.zip 文件: lab5.zip 文件: lab4.zip 文件: lab3.zip 文件: lab1.zip 文件: lab2.zip
- 分享 Synophys SystemVerilog Lab1
- Synophys SystemVerilog Lab1 文件: lab1.zip
- 分享 Synophys SystemVerilog Lab 设计文件
- // control pins: // input: reset_n - active low reset // input: clock - master clock input // input port pins: // input: frame_n - must be active during whole input packet // input: valid_n - valid data input // input: di - the data input // output: busy_n - tells input that ...
- 分享 如何使用virtual sequence和virtual sequencer？
- 对于初入行的验证工程师，理解和搭建UVM验证环境是很重要的，而其中，virtual sequence的机制又是很有用很重要的一部分。本文希望通过了一些问题的回答，以及一个相对完整的结构帮助经验尚浅的工程师理清思路。 什么时候使用virtual sequencer 呢？ 下图给我们一个基本介绍： 如果只有一个驱动端agent， ...
- 分享 UVM验证平台的加速考量
- 摘要 : UVM 已经成为了一种高效率的、从模块级到系统级完整验证环境开发标准，其中一个关键的原则是 UVM 可以开发出可重用的验证组件。获得重用动力的一个方面表现为标准的仿真器和硬件加速之间的验证组件和环境的复用。 本文所聚焦的技术手段是让一个已有的 UVM 验证平台通过改变需求去执行硬 ...
- 分享 UVM代码生成器的开发
- 毋庸置疑，UVM大大提高了我们开发验证平台的效率。但同时，熟练掌握UVM搭建验证平台也并不是一件容易的事情。同时由于不同验证工程师搭建环境的风格不太一致，所以在一个项目中常会出现不好管理，甚至前后不一相互矛盾的UVM代码。对于这些问题UVM 代码生成器基本都可以解决，更为关键的是，这对于项目的开发效率提高也是一 ...
- 分享 集成级测试平台的UVM寄存器模型
- UVM使得验证测试平台的结构得以标准化，各种复用策略及标准对于提高验证质量、缩短项目周期都非常有效。垂直重用是常见的复用策略之一，即同一项目测试平台复用于不同验证层次 。验证中常将最底层的IP级验证平台向更高的集成层复用，而UVM寄存器模型则是验证平台复用的一个关键部分。 UVM寄存器模型是针对于design中配 ...
- 分享 欺骗你的覆盖率（下）
- 五、测谎器 不幸的是，在不同的验证抽象级别的环境中，没有用于验证功能覆盖模型的正确性和完整性的银弹，考虑到覆盖结果在验证流程中的重要性，这代表了重要的风险。本节为改进方法提供了一些务实的指导，包括覆盖模型构造的建议以及分析运行过代码的覆盖率的准确性。此外，我们还尝试了自动化的一些方面，随着工具开发 ...
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