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日志

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分享项目流程-实施5: imicman 2016-6-18 22:19; 实施描述：样片测试完成；ATE向量发布；芯片的datasheet发布；结项 input: 1. 样片 2.样片测试平台 3.样片测试方案 4.芯片datash ...; 个人分类: 验证杂谈|532 次阅读|0 个评论

分享项目流程-实施4: imicman 2016-6-18 22:12; 实施描述：后端完成所有流程(tapout)；FPGA原型测试完成；系统级验证完成；后端验证完成； input: 1.系统验证平台 2.FPGA原型验证平台 3.subchip逻辑网表 ...; 个人分类: 验证杂谈|512 次阅读|0 个评论

分享 back-slash: imicman 2016-6-14 21:45; In Verilog, the ‘define macro text can include a backslash ( \ ) at the end of a line to show continuation on the next line. ========================================== A string literal shall be contained in a single line unless the new line is immediately prece ...; 个人分类: 验证杂谈|517 次阅读|0 个评论

分享项目流程-实施3: imicman 2016-6-12 23:14; 实施描述：subchip逻辑网表交付后端；FPGA完成关键数据路径的通流；全片系统验证通包； input: 1. 模块RTL代码 2.芯片subchip划分方案 3.FPGA 可综合RTL ...; 个人分类: 验证杂谈|540 次阅读|0 个评论

分享 SVTB-Makefile: imicman 2016-6-8 21:22; TIME = $(shell date +%s | cut -c2-10) CPU = $(shell data +%N) DEV = $(shell head -200 /dev/urandom | chsum | cut -f1 -d"" | cut -c1-8 ) UUID = $(shell cat/proc/sys/kernel/random/uuid | cksum | cut -f1 -d"" | cut -c1-8 ) SEED = $(shell expr $(TIME) + $(CPU) + $(DEV) + $(UUID)) TESTN ...; 个人分类: 验证杂谈|411 次阅读|1 个评论

分享 SVTB-ENV: imicman 2016-6-8 21:21; class Enviornment; int group_num; virtual router_io router; Semphore sem ; Driver drv ; Generator gen ; drv = ne ...; 个人分类: 验证杂谈|359 次阅读|0 个评论

分享 SVTB-TestBase: imicman 2016-6-8 21:20; TestBase.sv ========================== `define svm_component_utils(T) typedef svm_component_registery #(T,`"T`") this_type; class TestBase extends svm_component; Environment env; virtual router_io router; &nb ...; 个人分类: 验证杂谈|347 次阅读|0 个评论

分享 SVTB-factory: imicman 2016-6-8 20:12; svm_factory.sv =========================================== virtual class svm_object; endclass =========================================== class svm_component extends svm_object; string name; function new(string name) &nb ...; 个人分类: 验证杂谈|244 次阅读|0 个评论

分享 SVTB-test: imicman 2016-6-8 20:08; testlist.svh ========================= `include "TestBase.sv" test.sv ========================= program automatic test(); `include "testlist.svh" svm_component test_obj; initial beign test_obj = svm_facto ...; 个人分类: 验证杂谈|242 次阅读|0 个评论

分享 SVTB-top: imicman 2016-6-8 20:00; `timescale 1ns/1ps module top; parameter CYCLE = 100; bit clk; router_io top_io(clk); test t(); router dut( .clk(top_io.clk), ...; 个人分类: 验证杂谈|240 次阅读|0 个评论

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