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EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

分享 Connections to DUT Interfaces（从Topic Overview开始）: ee_king 2018-9-21 09:21; Topic Overview Introduction 被测设备（DUT）通常是Verilog模块或VHDL实体/体系结构，而测试平台由SystemVerilog class objects组成。 & ...; 900 次阅读|0 个评论

分享 Connections to DUT Interfaces: ee_king 2018-9-21 09:06; Connections 了解DUT接口连接，连接和重用技术。 Connections Chapter contents: ...; 629 次阅读|0 个评论

分享 Testbench/SystemVerilogPackages: ee_king 2018-9-20 16:11; 包是SystemVerilog语言结构，它使相关的声明和定义能够在包名称空间中组合在一起。包可能包含类型定义，常量声明，函数和类模板。为了能在一个范围内使用包，必须先导入它，然后才能引用其内容。包是组织代 ...; 1595 次阅读|0 个评论

分享 Testbench/UsingFactoryOverrides: ee_king 2018-9-20 10:05; UVM factory允许在构造时将类替换为派生类型的另一个类。这对于通过将一个类替换为另一个类而无需编辑或重新编译测试平台代码来更改测试平台的行为来说是非常有用的。为了使factory重载过程起作用，需要遵循许多编码约定先决条件，这些在UVM factory ...; 700 次阅读|0 个评论

分享 Testbench/Factory（从Factory Coding Convention 2: Constructor Defaults开始）: ee_king 2018-9-19 15:11; Factory Coding Convention 2: Constructor Defaults uvm_component和uvm_object构造函数是virtual methods，这意味着用户必须遵循其原型模板。为了在build phase期间支持延迟构造，factory构造函数应该包含 ...; 764 次阅读|0 个评论

分享 Testbench/Factory: ee_king 2018-9-19 14:04; The UVM Factory UVM factory的目的是允许将一种类型的对象替换为派生类型的对象，而无需更改测试平台的结构或编辑测试平台代码。使用的机制被称为重载，重载可以是by instance or type。此功能对于更改sequence功能或 ...; 753 次阅读|0 个评论

分享 Testbench/Phasing（从Phase Descriptions开始）: ee_king 2018-9-19 09:44; Phase Descriptions 以下部分描述了每个不同UVM阶段的目的。 Build Phases build phases 在UVM测 ...; 1427 次阅读|1 个评论

分享 Testbench/Phasing: ee_king 2018-9-19 08:46; Introduction phasing 是UVM中新功能的主要部分。 Accelera推出了许多新技术： 1. 一组对标准耗时阶段分的更细的设置； 2. 在ph ...; 917 次阅读|0 个评论

分享 Testbench/Agent（从The Agent Build Phase开始）: ee_king 2018-9-18 10:24; The Agent Build Phase 在agent的build phase中发生的操作由其配置对象的内容确定。 method 中的第一个操作是获取对配置对象的引用。然后，从这点来说， ...; 687 次阅读|0 个评论

分享 Testbench/Agent（从The Agent Configuration Object开始）: ee_king 2018-9-18 09:19; agent 有一个配置对象，用于定义：构建了agent的哪个子组件（Topology） driver和monitor使用的虚拟接口的句柄 agent的行为按照惯例，UVM agent ...; 802 次阅读|0 个评论

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