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分享 在线调试工具(SIGNALTAP chipscope vivado)问题
chop147 2022-5-19 10:04
【问题1】SIGNALTAP每次后,总是出现红色提示,如下图。 答:有可能以下几种情况,请逐个进行排除。 1. 每当修改了SIGNALTAP的设置,如添加观察信号,改变深度等,需要保存后,在QUARTUS重新编译一次,生成的文件再烧写。 2. 如果烧写后,仍然出现上面情况:一定要检查sof文件生成的日期,要确保是刚刚生成的!! ...
个人分类: FPGA学习汇总贴|28 次阅读|0 个评论
分享 综合项目实践课——千兆网项目专题课
chop147 2022-5-17 08:35
明德扬整理了的同学们提出的问题,本帖将所有问题进行一个汇总,大家可以从这里找到您想要学习或疑惑的问题,然后进入对应的汇总贴进行学习。 为方便您随时找到答案,敬请您收藏本网址! http://www.mdy-edu.com/fpgake/2021/0410/1279.html 【问题1】 千兆网课程 ...
个人分类: FPGA学习汇总贴|5 次阅读|0 个评论
分享 GVIM问题答疑【汇总贴】
chop147 2022-5-13 07:45
【问题1】使用GVIM打开文件时,提示如下窗口,是怎么回事? 答:如上窗口,是提示您,您原来已经打开了此文件,现在又打开此文件,您是要哪种方式打开,分别是只读、可读写等。如果您不想有此提示,在打开前就应该把原来的文件关闭。 【问题2】安装GVIM之后,桌面出现三个图标,该使用哪一个? 答:使 ...
个人分类: FPGA学习汇总贴|88 次阅读|0 个评论
分享 VERILOG语法问题【汇总贴】
chop147 2022-5-10 12:31
【问题1:ALWAYS不写ESLE表示保持原来的值】:下面是一个ALWAYS语句,当rst_n==1、a==1时,led的值是多少? 答:当rst_n==1,a==1时,上图中第3、第6和第9行都不满足条件,因此第4、7、10行的赋值语句都不会执行。也就是说led值没有改变。 所以,时钟上升沿之后,led还会 ...
个人分类: FPGA学习汇总贴|72 次阅读|0 个评论 热度 1
分享 [专项] VIVADO软件交流【汇总贴】
chop147 2022-5-7 09:28
——如果同学们的问题我们帖子里面没有的请第一时间联系我们对新问题进行补充!http://www.mdy-edu.com/wentijieda/20210409/1208.html 【关键问题!!!!重要!!!】VIVADO会在MESSAGE窗口出提示很多错误和警告信息! 但建议大家不要看此信息,原因如下: 1. 这些信息有可能是过时的,可能是之前 ...
个人分类: FPGA学习汇总贴|49 次阅读|0 个评论 热度 1
分享 MODELSIM/仿真问题【汇总帖】
chop147 2022-5-6 08:29
modelsim/questasim 仿真教程 --- 如果同学们的问题我们帖子里面没有的请第一时间联系我们对新问题进行补充!:http://www.mdy-edu.com/wentijieda/20210409/1215.html 【问题1】 modelsim能显示二维数组变量波形吗? 答 :定义一个xxx 显示效果是 ...
个人分类: FPGA学习汇总贴|56 次阅读|0 个评论
分享 [FPGA] QUARTUS学习问题【汇总贴】
chop147 2022-5-5 08:53
Quartus教程 —— 如果同学们的问题我们帖子里面没有的请第一时间联系我们对新问题进行补充! 【问题1】下载时,没有找到下载器 。如下图所示。 答:请确认以下步骤 1. 需要连接下载器,即USB blaster 2. 确认JTAG头没有插反,请仔细对照图片确认。 3. 确认开发板电源打开。 4. 如果还没 ...
个人分类: FPGA学习汇总贴|57 次阅读|1 个评论 热度 1
分享 各种技巧、方法和案例的资源供求贴
chop147 2022-4-15 08:25
以下是给同学们汇总的各种技巧、方法和案例,平时学习中常遇到的问题汇总,如果同学们的问题我们帖子里面没有的请第一时间联系我,我们对新问题进行补充!更多问题解疑可以点击链接查看:http://www.mdy-edu.com/wentijieda/20210410/1321.html 【问题1】 需要XXX型号的LCD屏、液晶屏的驱动代码. 答:市面上包 ...
个人分类: FPGA学习汇总贴|115 次阅读|0 个评论 热度 1
分享 明德扬FPGA概述/概念/常识汇总
chop147 2022-3-26 09:07
【 问题 1】 FPGA 是否和 ARM一样,包含了IIC、SPI、CPU等功能? 答: FPGA芯片相当于一张白纸,设计师可以在FPGA里面实现任意功能,包括IIC、SPI和CPU等,都可以设计出来。但注意,这功能是要设计出来的,它本身是没有这功能的。 【问题 2】老师请问如何查看程序在开发版上的运行时 ...
个人分类: FPGA学习汇总贴|146 次阅读|0 个评论
分享 FPGA之FIFO产品的讨论帖【汇总贴】
chop147 2022-3-26 09:04
【问题 1 】 FIFO中的空信号有延迟怎么办? 答: 1.写数据之后,过一段时间empty信号才变低,这个延时是FIFO的特性,是固有的; 2.其次,这个空指示信号的延时不会对设计有影响:空信号一般用于读侧,有数据就读,没数据就不读,是不关心延时的。 3.FIFO里空信号和满信号都是绝对是准 ...
个人分类: FPGA学习汇总贴|139 次阅读|0 个评论
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