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Linux| 树莓派| verilog| EDA|
分享 verilog +: 和 -: 的运用
花涛 2018-5-16 22:47
今天第一次在工作中遇到 +: 和 -：符号，但是还以为代码写错了，在verilog中从来没见过这种符号，查了一下还真有这个符号。+：和 -：适用于那些 都想使用变量的情况。 代表 ,BASE是变量，WIDTH是常量 代表
个人分类: verilog|3941 次阅读|0 个评论
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