日志
- 分享 功耗评估流程——DCG网表功耗
- 读网表 read_verilog xx.v(.gz) current_design 读库 set link_library * \ ... .db \ ... .db \ link averaged分析设置 set sh_enable_page_mode true set power_enable_analysis t ...
- 分享 DC综合 修改display限制，显示全部信息
- 执行get_cells * -h 等命令时，往往出现显示不全的情况，最后是... 修改collection_result_display_limit的值即可 如果记不全这个变量名，可以执行printvar *limit*，报出所有带limit的变量的默认值，再修改即可 如下图所示：
- 分享 Verilog中把一个大位宽变量赋值成全1
- 例如 256bit A信号 法一： a={256{1'b1}}; 法二： 赋值0取反 a; b; b= 'h0; a=~b; https://bbs.eetop.cn/thread-453585-1-1.html
- 分享 TEROSHDL一键显示不同模块的调用关系
- 点击TEROSHDL：PROJECT MANAGER右测+号，新建一个project，例如test_v0 点击test_v0右测+号，把相关代码全添加进来 找到顶层文件，同样点击它右测+号，告诉工具它是顶层。设置成功会显示黄圈，例如图中的c....v 点击项目test_v0右测√号（即图中绿框），该project会出现在下方的TEROSHDL：HIERARCHY VIEW，且顶 ...
- 分享 AEAD密码算法的吞吐率
- 吞吐率=(plaintext bits + AD bits ）/（cycles * period）
- 分享 在Modelsim中显示状态机名称
- 1. 使用 Virtual Type 创建一个枚举类型，格式如下： Virtual Type { {val1 s1} {val2 s2} ... {valn sn} } newVirtualType 其中，val 表示枚举值，s 表示枚举名，newVirtualType 表示新的枚举类型的名称 注意： vi ...
- 分享 VHDL调用verilog模块，接口类型不一致报错，如何解决？
- VHDL文件A，调用Verilog文件B A文件中： b：in integer range 0 to 11; signal l : integerrange 0 to 11; signal m : integerrange 0 to 11; u_B: B port_map( ...
- 分享 modelsim 导出波形数据
- 法一：导出特定时刻某信号值 法二：导出全部时刻某信号值 参考如下两个帖子： 从modelsim中提取数据_sqiana的博客-CSDN博客 Modelsim导出数据的两种方法_w0shishabi的博客-CSDN博客_modelsim导出波形图 如果想 把数据从LINUX工作站导出到WINDOWS ，可参考我另一个帖子 vnc与window ...
- 分享 linux下运行modelsim
- 1. 先在.cshrc或者.bashrc文件中指定工作站上modelsim的安装目录（到bin文件） 2. 打开终端，输入vsim，按下Enter，稍等片刻即可看到Modelsim界面！
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