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16-bit 2-MS/s SAR ADC设计笔记

热度 11已有 2527 次阅读| 2022-3-9 11:03 |个人分类:芯片设计感悟|系统分类:芯片设计| 16-bit, SAR, ADC

最近正在设计一款 16-bit 2-MS/s SAR ADC，整体电路仿真已经完成（电容DAC为理想二进制阵列），在输入信号频率为15 KHz、幅度为4V的时候，有效位达到16.56位。主要的设计难点在于ADC架构、逻辑电路与低噪声比较器，这些设计点耗费了大部分的时间与精力。

1、设计架构

该设计采用了两步SAR ADC 结构，MSB采用一个coarse ADC进行量化、之后MSBs传给Fine ADC继续量化。

2、逻辑电路

两步SAR ADC之间的异步逻辑较复杂，但是很巧妙。

3、低噪声比较器

低噪声比较器是高精度ADC的关键，它的设计涉及到功耗、速度、以及时序。

目前正在进行噪声仿真，

接下来准备将理想二进制DAC阵列替换为Split-DAC结构

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发表评论评论 (5 个评论)

回复 snowjun 2022-4-6 10:53: 你好，我最近也有看到相关两步式SAR ADC的硕士论文，但是好像都没有对这个方法进行过多的理论分析，想请问一下有这方面比较详细的论文推荐吗？

回复 WwwwZzzz 2022-4-25 21:14: 楼主你好关于比较器完整的设计比如宽长比失调噪声一系列的考虑你是咋处理的能分享点资料啥的吗万分感谢

回复 lushimang 2022-12-25 17:36: 不用线性校准吗

回复 uifey 2023-8-22 15:51: 16bit 能做出来enob 16.56。不是有点问题的嘛

回复 zjjszt 2023-9-26 15:25: uifey: 16bit 能做出来enob 16.56。不是有点问题的嘛
过采样了估计

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