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日志

IC备忘录| 专业学习| 集创北方记录|

分享《System Verilog验证测试平台编写指南》读书笔记：第五章面向对象编程基础: stariain 2017-8-18 19:28; 5.1 概述 5.2 考虑名词，而非动词 5.3 编写第一个类类封装了数据和操作这些数据的子程序 5.4 在哪里定义类 SV 中可将类定义在 program 、 module 、 package 中，或者在这些块之外的任何地方。本书只给出类在程序块中使用的情况。 5.5 OO ...; 个人分类: 专业学习|1743 次阅读|0 个评论

分享《System Verilog验证测试平台编写指南》读书笔记：第四章连接设计和测试平台: stariain 2017-8-18 19:27; 4.1 将测试平台和设计分开 4.2 接口接口信号必须使用非阻塞赋值来驱动。总结：将测试平台与设计分开，通过接口将两者连在一起。连接接口和端口：当不能对设计的代码进行修改时，只需要在顶层中实例化设计时将设计的端口与接口相连接。在接口中使用 modp ...; 个人分类: 专业学习|2495 次阅读|0 个评论

分享《System Verilog验证测试平台编写指南》读书笔记：第三章过程语句和子程序: stariain 2017-8-18 19:26; 3.1 过程语句为过程语句添加标示符。 sv 循环中添加了 continue 和 break 语句。例 3.2 有必要记一下。 3.2 任务、函数以及 void 函数 Verilog 中，任务可以消耗时间；函数不能消耗时间，不能带有如 #100 的时延语句，如 @ （ posedge clk ）、 wait （ ready ...; 个人分类: 专业学习|1521 次阅读|0 个评论

分享《System Verilog验证测试平台编写指南》读书笔记：第二章数据类型: stariain 2017-8-18 19:23; 2.1 内建数据类型 logic 拥有的功能：变量所有功能（ reg ， integer ， time ， real ），被连续赋值（ assign 语句中），被门驱动（直接使用 not （）等），被模块驱动（直接调用模块）。注：只能有一个驱动。数据类型： bit ， int ， shortint ， longint ， byte ， ...; 个人分类: 专业学习|2788 次阅读|0 个评论

分享仿真中遇到的编译器和语法问题: stariain 2017-8-2 09:57; 1.class udc; rand bit a,b; bit c; c= {a,1'b0,b }; endclass 在seq中随机化udc，然后如果要改变c中a或b的值，要直接更改a，b值，如果更改c某一位的值，那么c的赋值会发生冲突，c相应的位不会改变。 2.父类parent 与子类son，父 ...; 个人分类: IC备忘录|640 次阅读|0 个评论

分享 verdi 仿真assertion的一些特殊情况: stariain 2017-7-6 16:38; 1. COVER_UART_TX_START_BUSY_1： assert property （@(evt_uart_tx_start_dly) (dut_uart_busy==1)) \ else $display ( " ASSERTION FAILED" ); 针对这种情况，一次成功之后后面不再显示表示成功的上升箭头。 2.verdi针对1的这种情况，如果失败的 ...; 个人分类: IC备忘录|4287 次阅读|1 个评论热度 1

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