Program 是 Systemverilog 引入的一种类似 module 的结构，它与 module 的区别如下： program 只能用于 testbench ，是不可综合的 program 可以在 module 中，但是 module 不能在 program 中，也就是 program 只能在叶节点 program 不可以包含 always 语句，只能用 foreve ...
Config是OVM验证组件中每个component都带有的一个“configuration items”，其主要作用是增加代码的可重用性。目前不知如何使用。 ovm_component类中含有two sets of methods for putting configuration items into the database and for retrieving them later import ovm_pkg::*; //------ ...
不同于verilog的module，OVM中所有object的产生和运行都被OVM phase controller控制，每个object都包含以下过程： new is not technically a phase, in that it’s not managed by the phase controller. However, for each component, the constructor must execute and complete in order to bring the co ...
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