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分享 dc 執行兩次link: wide_road 2017-9-25 11:28; 天气 : 阴雨心情 : 平静把所有的verilog rtl，vg，ddc文件read完，執行第一次link，再依次設置各個current design，隨後讀入其constraints （sdc）執行 propagate_constraints -all 然後把current_design 設置為top design 執行第二次link。這是包含有許多sub-design的大工程項目的流程。 ...; 个人分类: experience|795 次阅读|0 个评论

分享 source .cshrc 報錯: wide_road 2017-9-22 10:52; 天气 : 阴雨心情 : 平静第一次 source .cshrc 時出現一切正常，第二次source .cshrc時就出現報錯： word too long 關閉terminal，再新開terminal 然後source .cshrc 一切正常; 个人分类: experience|1897 次阅读|0 个评论

分享 link_path 是dc 保留的系統變量嗎？ printvar link_path ， printvar link_library: wide_road 2017-9-21 16:22; 天气 : 阴雨心情 : 高兴 link_path 是dc 保留的系統變量嗎？ set link_path 等同於 set link_library "* a.db b.db c.db" 嗎？ Note: linking means that dc tries to locate the source of, or 'resolve' any instances in the design. 我找到答案了：一樣的。依據是 ...; 758 次阅读|0 个评论

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