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VHDL足迹（一）

已有 541 次阅读| 2013-7-11 13:32 |个人分类:学习

天气: 晴朗

心情: 平静

使用了两年多verilog，对VHDL的语法不熟悉，甚至有些语句看不懂，尤其在查阅参考样例代码时，感觉应该学习一下。

下面把我看到的，一些东西记录一下，从学走路开始，一步一步积累。
library ieee; --! 这个是必须的，引用vhdl的ieee库。
use ieee.std_logic_unsigned.all; --! ieee库中的一个组成部分
use ieee.std_logic_1164.all; --! ieee库中的一个组成部分
use ieee.std_logic_arith.all; --! ieee库中的一个组成部分
use ieee.numeric_std.all; --! ieee库中的一个组成部分
use ieee.std_logic_signed.all; --! ieee库中的一个组成部分

--! 上面的五个部分正是ieee vhdl中制定的5个组成部分，当然还可以包含一些自定义的包，例如
use work.pkgDefinition.all;