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分享 dc link_library: wide_road 2017-9-21 14:40; 天气 : 阴雨心情 : 平静 link_library 一般是以.db結尾。（db是由lib編譯而來的） link_library 裡面是某些模塊的verilog netlist 或者是某些模擬IP的門級描述。 dc在link submodule時首先從dc memory中查找submodule，如果沒有找到，就從link_library所列出的路徑中按先後順序查找submodule。 ...; 个人分类: 学习|571 次阅读|1 个评论

分享 VHDL 足迹（四）: wide_road 2013-7-11 14:23; 天气 : 晴朗心情 : 平静 VHDL 是不区分大小写的，就连关键字都不区分大小写，比如std_logic 跟STD_LOGIC是一样的这一点跟Verilog是不一样的。; 个人分类: 学习|318 次阅读|0 个评论

分享 VHDL 足迹（三）: wide_road 2013-7-11 13:58; 天气 : 晴朗心情 : 平静 -- Stimulus process stim_proc: process variable t1 : time; variable t2 : time; variable period : time; -- 1/115200 = 8.68 us --!在process的名字和begin之间声明了一些变量 variable ，这些变量在begin end之间会用到 &nb ...; 个人分类: 学习|305 次阅读|1 个评论

分享 VHDL 足迹（二）: wide_road 2013-7-11 13:50; 天气 : 晴朗心情 : 平静 ENTITY testBaud_generator IS END testBaud_generator; --! 类似于verilog中的 module testBaud_generator; 没有声明端口，因为此模块是用于仿真的不需要端口声明，底层是要例化要访问的模块的 --! vhdl中好多地方都在关键字后面，begin前面声明一些变量和变量，例如 ARCHITECTURE behavi ...; 个人分类: 学习|488 次阅读|0 个评论

分享 VHDL足迹（一）: wide_road 2013-7-11 13:32; 天气 : 晴朗心情 : 平静使用了两年多verilog，对VHDL的语法不熟悉，甚至有些语句看不懂，尤其在查阅参考样例代码时，感觉应该学习一下。下面把我看到的，一些东西记录一下，从学走路开始，一步一步积累。 library ieee; --! 这个是必须的，引用vhdl的ieee库。 use ieee.std_logic_unsigned.all; --! ieee库中的 ...; 个人分类: 学习|540 次阅读|0 个评论

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