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EETOP 创芯网论坛 (原名：电子顶级开发网) › 日志

日志

分享 StarRC 转 XRC flow: 我力可 2024-3-19 10:19; StarRC 转XRC flow 抽取寄生参数是我们工作中经常做的事情，目前来说三家EDA 都有抽取工具，分别是StarRC， XRC，QRC，其中QRC现在有个升级版本Quantus，但是由于calibre在DRC 和LVS方面太强，所以一般都会提供calibre LVS + StarRC 或者QRC的flow。既然都是用calibre LVS 的databa ...; 189 次阅读|0 个评论热度 2

分享 DRC check: 我力可 2023-4-26 20:57; GATE = AA AND GP AA_TAP_GATE = AA NOT GATE floating_check { @Gate floating is not allowed NET AREA RATIO GATE AA_TAP_GATE == 0 } SINGLE_V1{ @check single V1 A = SIZE V1 BY 0.2 B = A INTERACT V1 2 B ...; 352 次阅读|0 个评论

分享芯片设计常说的ES、QS、CS: 我力可 2023-4-23 09:17; ES（EngineeringSample）工程样品阶段：通过ES要求的考核。 QS（QualifiedSample）首批样品验证完成阶段：通过QS要求的考核。 CS（CommercialSample）商用样品试样阶段：通过CS要求的考核，确定CP/FT的量产条件，产品已具备可量产的条件。 ...; 1100 次阅读|0 个评论热度 10

分享如何屏蔽电路里面的模块来跑lvs: 我力可 2023-4-19 18:13; 由于个别模块的layout没有完成，此时想跑TOP的lvs，可以用一下两个方法： 1、LVS时使用BOX处理； 2、将没有完成的电路模块增加属性（nlAction ignore），此时电路symbol上会出现X，表示设置成功。; 403 次阅读|0 个评论

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